CPLD 設計非同步除6電路問題(max plus 2)

eulor · 發表於 2009-7-8 02:12:14

為何我看模擬訊息時到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子

addn · 發表於 2009-7-8 12:04:48

您好
試試在nand gate 後加上幾個LC CELL或LE CELL
用來延遲增加RESET訊號的寬度

基本上建議用同步方式來做RESET,除非能保證
非同步RESET訊號能夠維持夠長的時間

eulor · 發表於 2009-7-8 16:32:08

副版主意思是盡量不要用非同步方式設計計數器嗎
還有什麼是LC cell LEcell?

addn · 發表於 2009-7-8 18:02:03

您好
可以在max plus 2叫出LC CELL,LE CELL,
叫出的方法就像叫出NAND GATE方式一樣,
這元件功能可作一些微小DELAY

在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor · 發表於 2009-7-8 23:48:55

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

shintom · 發表於 2009-7-13 14:26:43

又學到一個技巧了
不過會有這樣的結果是不是跟時間延遲有關
經過一個正反器就會有time delay
除非使用function simulation而不是time simulation

keyway · 發表於 2010-8-15 08:25:22

很感謝你指導,又學到一個技巧了
RESET訊號能夠維持夠長的時間

		自動登錄	找回密碼
密碼			申請會員

[問題求助] CPLD 設計非同步除6電路問題(max plus 2)