SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
1 n- ]7 {( l+ y" `7 K; I9 ]8 k2 g但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
+ C5 Y4 H2 M+ d9 q我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
但是對整個大架構不熟析  導致遲遲下不了手
* I1 P# V2 p- ?+ M6 ^不知道板上的各位高手是否能指點一下我該從何著手起
- _. q2 Y* o: `* V) k5 E或是還有哪裡有這種教學
2 B; Z0 D& \6 j1 u2 P: z( O
$ L6 ]7 m% a' Y/ ?. k我現在是打算以最簡單的模式出發

單筆的讀 寫 的功能
懇請板上的高手指導一下

shintom

多搜尋一下相關的code吧
& D; `7 K/ l0 I4 o1 x相信網路上很多資料 只是你沒用心去找

ian77316

嗯嗯  謝謝tommywgt大

我目前是先把FSM畫出來  然後朝著最低規格開始寫
在 R 跟 W 方面是目前最大的課題
不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題

真的很謝謝tommywgt大的指導

tommywgt

建議
1. 先從signal bank R/W下手
8 X7 r/ _2 D# `) F) J: `2. R, W不要同時操作
3. 固定的burst length
" S3 t' ^. Z: z+ J+ s2 F4. reset後一定要做MRS設定

0 Q; F- Y, ?' c' I我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了
! x/ n( S$ Z; q& S) n# I
' a0 _9 s1 J9 {3 y. X; D- n7 i1 A不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!