SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
& I- I. m; r# R# S6 D他要我寫出SDRAM Controller
! n0 G6 V7 Y* ^- E0 J但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
0 \. b0 M+ {$ e# M* j! E" t我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
但是對整個大架構不熟析  導致遲遲下不了手
不知道板上的各位高手是否能指點一下我該從何著手起
0 M7 E9 }/ Q# I6 q$ M或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發
* [' ~) }' J1 r9 V0 ~
單筆的讀 寫 的功能
3 @& z6 b  V7 Z懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了

不過還是要多看看別人的想法跟作法 才會更進步
9 `$ X# o7 w& W6 W7 M: U! Y謝謝jerryyao了

tommywgt

建議
1. 先從signal bank R/W下手
5 z% \# k# I4 e+ }( s) R2. R, W不要同時操作
( ]" v, J8 W7 u/ |; A: t3. 固定的burst length
4. reset後一定要做MRS設定
9 _4 z" T, O9 G5 ]) H
# v8 A+ [3 r$ T4 \" \: z我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大

我目前是先把FSM畫出來  然後朝著最低規格開始寫
6 j+ X+ {% i5 Z) [$ c, _$ O) n在 R 跟 W 方面是目前最大的課題
) y' ?' G  W4 t5 `+ d0 s. L不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
5 i3 T+ `% |" _1 {" u
7 c" H0 ^9 o1 r8 e; N/ g( U真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
相信網路上很多資料 只是你沒用心去找