SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
2 n) Y3 T& J* D) N" j/ t但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
# @% ]; n4 T% \; w& V5 C; a但是對整個大架構不熟析  導致遲遲下不了手
" l  l! _8 c4 I7 L' G1 _) |不知道板上的各位高手是否能指點一下我該從何著手起
或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發
  j! X) i2 E( l# C
- L& f1 r" I7 ?$ k3 q% f單筆的讀 寫 的功能
3 J5 \- V7 u  q0 G8 R8 h4 a懇請板上的高手指導一下

shintom

多搜尋一下相關的code吧
: a  i2 x4 K, H- k8 ^, s. n相信網路上很多資料 只是你沒用心去找

ian77316

嗯嗯  謝謝tommywgt大
( R! g/ W  j& \" [: ?
  H- O8 a/ @3 ?. u# \% w: t  \我目前是先把FSM畫出來  然後朝著最低規格開始寫
在 R 跟 W 方面是目前最大的課題
不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題

真的很謝謝tommywgt大的指導

tommywgt

建議
+ E/ O% o  A) i1. 先從signal bank R/W下手
( j5 q3 ^( Z! K# F7 Y2. R, W不要同時操作
3. 固定的burst length
  y4 ~# D. ~4 j) o4. reset後一定要做MRS設定
; E, z7 m/ U+ k- v- Q, |6 S1 N! g
& C3 B; E! R" q/ @3 q( i我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了

: l8 J! U- e: O9 e' u不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!