請教Verliog問題 (VGA)

chchtono

請問一下，有人可以幫我看看Verliog問題出在哪嗎? 畫面異常啊!!
  U6 p5 `  D4 s* R0 K  n
module vga_ctrl(clk, rst, R_in, G_in, B_in, oRequest, oVGA_H_SYNC, oVGA_V_SYNC, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, oVGA_R, oVGA_G, oVGA_B);
' ?) K- j0 ]. u# F; U0 `8 E    input clk;
    input rst;
    input [7:0] R_in;
    input [7:0] G_in;
) C" ?7 p8 n3 u" _% Z    input [7:0] B_in;
    output oRequest;
    output oVGA_H_SYNC;
    output oVGA_V_SYNC;
- W6 t, w7 d2 F  o4 f* q6 z  D9 q    output oVGA_SYNC;
    output oVGA_BLANK;
    output oVGA_CLOCK;
    output [7:0] oVGA_R;
2 }. t0 o" e8 ]! `# B0 a. M    output [7:0] oVGA_G;
; d1 v/ H; K8 w* M    output [7:0] oVGA_B;
         
         reg oVGA_H_SYNC,oVGA_V_SYNC;
9 @3 r* l: h5 F6 ?. b$ x- o9 P         reg oRequest;
/ G% |& `4 ?1 h' p: C5 C) U. N' w         reg oVGA_SYNC;
% A, M8 u* Z% H! }: ~4 J         reg [7:0] oVGA_R;
    reg [7:0] oVGA_G;
    reg [7:0] oVGA_B;
         
         parameter LENGHT = 1024;
         parameter CNT_SIZE = clogb2(LENGHT);
         
         `include "VGA_Param.h"
- K! B+ K7 W- z/ {% j9 S% T+ U( X% l         
         reg [CNT_SIZE - 1:0] h_cnt,v_cnt;

/ Z/ O1 B' k+ l; t. Oalways @(posedge clk)
begin
  t$ b  h& h& U0 s  Q6 K  if (rst) begin
   oVGA_R <= 8'd0;
   oVGA_G <= 8'd0;
  ^% y, z+ b" b- F   oVGA_B <= 8'd0;
  X$ Q: I) l* f5 G  end
9 P8 M$ i4 p" Z$ B) i6 Y% b! W  else if(h_cnt>=(X_START-1) && h_cnt<(X_START+H_SYNC_ACT-1) && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) begin
+ [( u, ?' a& h   oVGA_R <= R_in;
/ L' u( l$ A3 D5 u  L5 ?   oVGA_G <= G_in;
   oVGA_B <= B_in;
2 \" N& I" w" y7 L) {9 K6 Y  end
  else begin
3 o8 p) J! u% k5 _3 b( r   oVGA_R <= 8'd0;
   oVGA_G <= 8'd0;
$ `- ^) b* M( ]) M7 ~, M   oVGA_B <= 8'd0;
& ?0 Y7 I0 V0 ?; J' Q  end
end
9 J# Q6 U9 Y* [4 Y
assign oVGA_R = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? R_in : 10'd0;
assign oVGA_G = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? G_in : 10'd0;
. n* D, n/ i( e  H3 R3 ~: f4 zassign oVGA_B = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? B_in : 10'd0;
$ O, t( y& F& ~7 d7 j6 V- lassign oVGA_CLOCK = ~ clk;

chchtono

ODDR2 #(
      .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
      .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
      .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
9 Y% A; ^, N, D   ) ODDR2_inst (
      .Q(oVGA_CLOCK), // 1-bit DDR output data
      .C0(clk),  // 1-bit clock input
, d' T4 u6 m0 S      .C1(~clk), // 1-bit clock input
: F* X9 o# S4 y! G      .CE(1'b1), // 1-bit clock enable input
, `1 a% }, \/ b4 F& u" o      .D0(1'b0), // 1-bit data input (associated with C0)
7 Q- K/ K. |) I( U6 ]      .D1(1'b1), // 1-bit data input (associated with C1)
' L" x3 A$ o. B      .R(1'b0),  // 1-bit reset input
/ B5 \! r1 k, _5 A  [: L" l9 E5 y      .S(1'b0)   // 1-bit set input
   );
; E9 k* A; m+ J( N+ t) t# d       
always @(posedge clk)
begin
  oVGA_SYNC <= oRequest;
end       

always @(posedge clk)
- W/ `6 m, F6 j( @/ i7 n4 c0 rbegin
; _; J! {: H# Q" E# |1 E( s* Z  if (rst)
8 d" r+ O9 L6 ?) w   oRequest <= 1'b0;
7 F% w- i) t4 P! t* D9 Y% a  else begin
; L3 o% n) d: m0 ]% R% N    if (h_cnt >= (X_START-2) && h_cnt< (X_START+H_SYNC_ACT-2) && v_cnt>=Y_START && v_cnt<(Y_START+V_SYNC_ACT))
          oRequest <= 1'b1;
: K! R% n. U0 t6 v8 c# C- s7 T: ~         else
& }5 A" |1 d7 |/ q  A$ H          oRequest <= 1'b0;
% H5 o( q: w7 a4 R2 o5 ~/ J. p  end
end
         
& D, |' e/ G5 A; N//        H_Sync Generator, Ref. 25.175 MHz Clock
always @(posedge clk)
begin
  if (rst) begin
$ I% S; x! @4 ?" P5 [: l8 V    h_cnt <= 12'd0;
         oVGA_H_SYNC <= 1'b0;
  end
7 W- L7 O, x! S4 X" O+ k' H  else begin
   //        H_Sync Counter
   if (h_cnt < (H_SYNC_TOTAL-1) )
# z) D; [# B: q2 b& W# U. D          h_cnt <= h_cnt + 12'd1;
: W" S0 h8 U( \; m, z0 i   else
     h_cnt <= 12'd0;
* s# a4 ^, U; p          
, a4 t6 p- h9 q+ U9 J! }" x        //        H_Sync Generator
        if( h_cnt < H_SYNC_CYC )
          oVGA_H_SYNC        <=        0;
        else
4 e! t. p, X4 I: |3 D" P  H          oVGA_H_SYNC        <=        1;
  end
6 G6 J7 c' N! v- ]+ M3 |end
: O! O" P" G1 ?( r( L
" I/ u% X* P$ q$ I* |always @(posedge clk)
begin
  if (rst) begin
; m( ~7 U$ ]5 Q' Y' W9 h/ E& x' S. i   v_cnt <= 12'd0;
   oVGA_V_SYNC <= 1'b0;
  end
  else
    if (h_cnt == 0 )
6 a9 g6 }3 R8 r# B* ?          begin
            // V_Sync Counter
            if (v_cnt < (V_SYNC_TOTAL-1))
! |: ^. ?: r2 x: h* U  z9 Q  h2 R                  v_cnt <= v_cnt + 12'd1;
                 else
                  v_cnt <= 12'd0;
                 //        V_Sync Generator
* G8 n6 b+ M) }9 [                 if (v_cnt < V_SYNC_CYC)
                  oVGA_V_SYNC <= 1'b0;
                 else
                  oVGA_V_SYNC <= 1'b1;
& a: J" j' Z( X2 @  i! W1 U          end
7 c! W" Z0 [2 f* \end


endmodule

chchtono

請問有人知道該怎麼修正嗎? 畫面異常狀況為資料扭掉，垂直信號異常。

spring69393

你的code應該不完整吧，很多參數我找不到你給的值？

+ u) _3 G. ^/ o5 N% F+ e你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
# q$ N0 H4 F( _; L- M以及是數位或是類比的，在去驗證code吧。

chchtono

原帖由 spring69393 於 2009-6-18 12:24 AM 發表
- C- c! z5 }5 o- L1 Q2 o& k/ _6 ?你的code應該不完整吧，很多參數我找不到你給的值？

你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
以及是數位或是類比的，在去驗證code吧。

PixelClock.H.V送出來是對的, BP不曉得你指的是什麼?
我是直接輸出為VGA, H.V.RGB, 送到monitor使用
# v! [$ f. v! K) W9 M, [& M9 |* Z不是直接送給面板囉!! ^^

chchtono

再講一下自己手邊版子的架構好了
: R; ~( P& B3 T6 i; _VGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
! g, |/ U" Z. n2 e$ P9 N7 Z但是調成800x600 60hz出問題
( S/ ^* S$ I4 X* B測量H.V and PixelClock為正確數值了
不曉得那邊有問題,有人可以提點嗎?

huanyu

假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
2 L5 V6 c* U9 u& x
你說畫面出問題.是否可以解說一下

chchtono

原帖由 huanyu 於 2009-6-23 10:24 AM 發表
3 C2 ~) e. d, a/ W! Q! u假設你的VGA verilog core設定沒有問題
/ P/ B0 e- L$ o) B6 T你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size

  S) K% A& G& r3 `% ~你說畫面出問題.是否可以解說一下

1. VGA memory -> 請問該去哪裡確定大小呢? (這個真的就不清楚了!)
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
   而且偶爾會有影像被切割成好幾塊被換位置的現象

huanyu

說真的我也不知道這要在哪設 因為我沒有用過你的core
我只用過xps_tft 而且是在edk內
0 v& l; U2 i& A1 {4 k9 M
這樣聽起來像是你vga memory size 大小設錯了
我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣

& v" W  A7 }0 M9 m) N剛剛看了一下你的core
設定值應該都在 VGA_Param.h 內
  `3 h$ G- r  X- S3 dinclude "VGA_Param.h"

; H2 P, [4 }' Y) s[ 本帖最後由 huanyu 於 2009-6-23 10:32 PM 編輯 ]

chchtono

原帖由 huanyu 於 2009-6-23 10:23 PM 發表
說真的我也不知道這要在哪設 因為我沒有用過你的core
我只用過xps_tft 而且是在edk內

: Y% B* @* [) ]- Q# P這樣聽起來像是你vga memory size 大小設錯了
- [9 u3 |5 q; l9 j( T7 l我之前在edk內設錯時也有類似的狀況.
/ D' U1 U9 g+ A( ~可是我不知道你的情況是不是跟我一樣
...

* l, w  Y3 Y8 [8 Q
//800x600
parameter        H_SYNC_CYC        =        128;
0 e5 @( N  n' \/ F( a: N& kparameter        H_SYNC_BACK        =        88;
7 {1 V% X( ?6 [! _" cparameter        H_SYNC_ACT        =        800;        //        800
parameter        H_SYNC_FRONT=        40;
, x6 T7 R( I7 F; a. ^6 Uparameter        H_SYNC_TOTAL=        1056;
//        Virtical Parameter                ( Line )
$ g. C( H/ G( h* |# ]+ dparameter        V_SYNC_CYC        =        4;
parameter        V_SYNC_BACK        =        21;
parameter        V_SYNC_ACT        =        600;        //        600
parameter        V_SYNC_FRONT=        3;
* v/ B5 m/ V& h) yparameter        V_SYNC_TOTAL=        628;
//        Start Offset
* X5 x" l) ~; ]0 k) Nparameter        X_START                =        H_SYNC_CYC+H_SYNC_BACK;
parameter        Y_START                =        V_SYNC_CYC+V_SYNC_BACK;
# d- R$ c% H, x7 ~7 o. \+ Z( i
以上這些參數應該都有設定對，我是follow vesa standard作設定
) v; C% M3 P9 h不過我沒有使用xps_tft來作，我使用的是代理商建議的IP，比較省資源
不曉得有沒有做過非xps_tft ip?

spring69393

clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

chchtono

原帖由 spring69393 於 2009-6-27 07:10 PM 發表
  ~( k/ @( d) H/ ]& X- o4 Fclk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

! U/ g  {& L' j1 f7 ]. @; j, z" j
預估應該不是參數設定錯誤，而是IP有問題吧?
不曉得該從哪裡看起了！對IP還不是那麼熟悉！

chchtono

有沒有人可推薦一下？哪裡有這種DEMO IP可以看呢?
想要自己修改看看，希望有人可以提供啊！
感恩

yuming

原帖由 chchtono 於 2009-6-18 11:54 AM 發表
4 x( o! c  z7 w: B再講一下自己手邊版子的架構好了
6 r( a5 n! l8 K$ s! [5 Q! QVGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
, l' I) h3 K/ [( n不曉得那邊有問題 ...

' e5 k% ]+ M5 w5 `$ q請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

chchtono

原帖由 yuming 於 2009-7-11 10:51 AM 發表
$ ?0 Q- A8 S! U2 P: k6 P; |請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

" x3 S$ R2 ^7 E4 n嗯!
H:38KHz
  _* z5 C( D' I& d4 a4 pV:60Hz
PixelClock:40Mhz

yuming

原帖由 chchtono 於 2009-6-23 08:20 PM 發表

  `  W3 {' T" @) l
: |" E2 H% }) c+ ~# J1 ^3 m2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
   而且偶爾會有影像被切割成好幾塊被換位置的現象

2 C! @/ r9 I1 ?0 B我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

chchtono

原帖由 yuming 於 2009-7-16 09:22 PM 發表
% M6 }: X( A' o我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

請問該從哪裡查起呢?不太確定記憶體對應該怎麼查啊
可以指導一下嗎?感恩