請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

tmwcndjjmj

不好意思~~想要請教一下各位前輩們~~
我所使用的FPGA晶片是altera的Cyclone系列~~~
: t3 X& I) ?) q. B, v我現在遇到了一個問題，就是我電路板的input clock是48Mhz，但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已，明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??

thjan65

回復 8# tmwcndjjmj


土法煉鋼    ? 辛苦但直接.

tmwcndjjmj

問題決解了
8 _7 V" Y& O' k9 ?6 G謝謝各位的幫忙
最好還是使用counter來計數
( [( v4 n# B( u* P4 l6 e4 c不使用改變頻率來控制了
: v1 A, m4 R1 N* f# Y然雖同步方面算了很久才達成
不過總算是完成了

tmwcndjjmj

原帖由 topplaza 於 2009-6-3 05:16 PM 發表

( O+ q6 M9 ^4 ~& z; U" H. V
可是我試一下 Cyclone的PLL是可以做到啊!
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
( u1 O! [0 o9 h: L" h你是在合成時產生錯誤訊息的嗎?

+ [5 W6 a3 C% `9 G6 c我也試過你的做法,是可以設定一個輸出48.33333MHz
% h) e' Z8 y% p; Y但是我compile到Fitter(Place & Route)的時候就會出現ERROR
所以我才會上來問問

topplaza

原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表

* ?/ Y& d. _, @+ W
我試過這樣去做
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
而我電路的外部輸入頻率只有一個48MHz而已
2 |! z9 }+ O( a; E! o& g所以沒辨法這樣做

而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
# ~. X( B' r/ u$ \只能做1到32 ...

可是我試一下 Cyclone的PLL是可以做到啊!
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
你是在合成時產生錯誤訊息的嗎?

tmwcndjjmj

其實原本是要求要做遞增的
9 G+ _9 @& ~7 i: [7 Z7 @6 s2 g輸出頻率由48MHz開始增加
一次增加0.3MHz直到63MHz為止
但是我現在連48.3MHz都做不出來
3 @$ ?% l2 g! \9 {所以才會上來問問看有沒有人有什麼建意

[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]

darylz

这方案怎么定下来的？
6 V  [9 j( H: P' U很难想象哪里有这样的应用，输入48M输出48.3M
  x# ?3 ^) a, V) G7 |2 u要锁频吗

tmwcndjjmj

原帖由 topplaza 於 2009-6-2 03:12 PM 發表
- r. I/ x& @# `* G! D6 b7 {/ b8 Y第一個PLL 做一個100 MHz的頻率出來
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

我試過這樣去做
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
而我電路的外部輸入頻率只有一個48MHz而已
所以沒辨法這樣做
( ~' K' S, ]  i7 R: }# `9 p! ^
而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
只能做1到32的除頻跟倍頻
所以照您的說法下去做也行不通
* d6 v7 S' C9 D* @) }( D9 k( Q
不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)

topplaza

第一個PLL 做一個100 MHz的頻率出來
7 x0 M0 _4 j; {第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了