請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

tmwcndjjmj

不好意思~~想要請教一下各位前輩們~~
我所使用的FPGA晶片是altera的Cyclone系列~~~
我現在遇到了一個問題，就是我電路板的input clock是48Mhz，但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
' o7 \$ K. t" m% R* n我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已，明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??

topplaza

第一個PLL 做一個100 MHz的頻率出來
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

tmwcndjjmj

原帖由 topplaza 於 2009-6-2 03:12 PM 發表
9 x& e0 ]! A( R' R& I第一個PLL 做一個100 MHz的頻率出來
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

我試過這樣去做
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
' u$ n' J) @6 h而我電路的外部輸入頻率只有一個48MHz而已
所以沒辨法這樣做
( t; m" T1 A- w2 T: m
/ E$ E8 e6 o! }3 H. R而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
只能做1到32的除頻跟倍頻
4 z) R8 N! R- Z7 a所以照您的說法下去做也行不通
+ ^8 ]" x2 `+ ~' c. H* N
5 {6 V$ |7 p' q: M5 E不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)

darylz

这方案怎么定下来的？
4 C( M4 g3 T1 x! {7 B0 ~很难想象哪里有这样的应用，输入48M输出48.3M
( Z' K/ P% X% S3 c- i要锁频吗

tmwcndjjmj

其實原本是要求要做遞增的
輸出頻率由48MHz開始增加
& T+ \  [4 y0 Y7 P; J一次增加0.3MHz直到63MHz為止
但是我現在連48.3MHz都做不出來
所以才會上來問問看有沒有人有什麼建意
) b$ K& z7 m1 n$ P, V+ F
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]

topplaza

原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表
* r- m3 l% C. |
& |* I4 ~/ v" ?3 Z  c
4 ~  x2 W1 z" V0 N# U我試過這樣去做
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
6 u( A1 z! w3 z  c+ Q* S1 O4 {而我電路的外部輸入頻率只有一個48MHz而已
所以沒辨法這樣做

而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
只能做1到32 ...

! O! P( N4 B* n) o- ]2 c
# [1 p2 j+ j; H, p) M可是我試一下 Cyclone的PLL是可以做到啊!
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
1 {8 O( y5 V' f! ?- h2 u) Z/ ~- V你是在合成時產生錯誤訊息的嗎?

tmwcndjjmj

原帖由 topplaza 於 2009-6-3 05:16 PM 發表


' l% G/ I& @3 c% X可是我試一下 Cyclone的PLL是可以做到啊!
, k4 n  X# p+ c1 q4 ?PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
7 J* b  b5 a( \4 f0 Y你是在合成時產生錯誤訊息的嗎?

" B8 ^" s% m' k8 n/ c% b" ~
9 z, V# J- l8 I9 L6 p; e我也試過你的做法,是可以設定一個輸出48.33333MHz
但是我compile到Fitter(Place & Route)的時候就會出現ERROR
所以我才會上來問問

tmwcndjjmj

問題決解了
謝謝各位的幫忙
最好還是使用counter來計數
$ F) L# f4 Y& B/ q; P不使用改變頻率來控制了
3 I, q* [( f1 T) n7 b! C7 f然雖同步方面算了很久才達成
7 i/ z0 a, F4 m& ?" g( y& C- V不過總算是完成了

thjan65

回復 8# tmwcndjjmj

9 K3 M) l* L$ N. {! f" K1 j
土法煉鋼    ? 辛苦但直接.