Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
, ], O7 ]" P8 e' T9 r8 g# H此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
) d/ G# \8 g3 P: _2 V6 o7 \# r  ?電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
8 f0 N2 Q& Z5 z4 H' N9 M應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
! K$ @8 K2 ~/ V8 }) W( t, k. @還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？

5 p: L: x' ^( Z7 k0 _: W$ q7 I此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
  H3 x. Z6 M" N(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
謝謝

[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的

simonblue

回復 6# jerryyao
6 |( h" I0 E* P- C" k# ], S$ l
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~
7 Z5 c4 d  r( K  F
) p3 ^5 Q8 b5 b& T9 |7 ^' X- ~你的偏壓電流不足以提供電阻的電流
; f8 o1 j1 z' c2 O, }- f; W1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
; P. s. ~. g( n4 G) f# ^
不知道你的CMRR是怎麼取出來的
0 ~* `3 k9 }3 b) F' `# A可以將BIAS的電 ...

終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
, ~' E& F- F6 R) E; }% ^' M! E( e.param vdd_p=3.3
; E2 N) p3 p$ R  v' G% q7 Lvdd avdd 0 vdd_p
vss avss  0 0
/ [! [8 C  m9 {2 p; ?. AVM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

/ {" F% G+ E7 ~. X' y2 qx1 OUT VM VP OPA

; g% Q6 U8 o3 ], l1 h) i* Sweep & Analysis                                                      *
! b  r7 F1 t; N; C9 m- e.op
.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

li202

反向放大的Vin與Vout相位也不對~~~~

% @5 h" t2 t# Y  o+ X1 G; V你的偏壓電流不足以提供電阻的電流
' z& P* ?' ^9 C0 a7 \% W( i1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

; p# p  k, J  x9 z* }% n1 q3 ]不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
rs : 10k
& W: z. ]- k! Z6 \' zvin : sin(1.65v 1.65 50k)
vp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
* g" k/ P! l* @, S# x+ C6 TPS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
謝謝

$ e0 k) y( c  b* b2 y+ o7 Z[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

jerryyao

For  seanyang1337,
謝謝。
5 A# b) L; [9 X9 E- @/ ^START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
5 f6 C- [- C( j1 H" g其他的部份確實有問題，我會修改。

+ l) b- H# ^2 Y3 A( I不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
  b6 ?/ P, A- ^( b; J謝謝

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
/ v" \& A( n+ }; Q! v) s2 y) Y4 w" a再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.