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[問題求助] Fold cascode OPA設計問題

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發表於 2009-5-22 11:14:37 | 顯示全部樓層 |閱讀模式
各位好:/ i* y$ c3 k) r
  我想從數位領域轉往類比領域,所以我練習了這一個fold cascode OPA(圖一),我有看過
, j( U1 W$ P: f" b此網站的有關fold cascode OPA的討論,聽從建議我先設計bias電路(圖二),有了bias
9 [5 g" d( s( K4 @% B; v: g電路後,我想因為此bias電路也是cascode架構,所以OPA電路的cascode架構中的mos w/l比
1 S- r! p3 P. X% [* u. B: [應該要跟cascode架構的mos w/l比相同,如此偏壓才會使所有的mos都在飽和區,請問我的想( Q: `+ b' ^6 z( y
法是對的嗎?) Q) X" F; R0 A8 D
還是bias電路負責產生電壓,OPA中cascode架構的mos w/l可以另外設定,只要bias電路
. b6 z  m, U/ b% M) @- f' _5 p產生的電壓能使OPA中的cascode中mos都在飽和區就好?
, i# d4 K4 L( z8 q  |1 B% w7 ^- K* B; Z( a
此外從佈局觀點來說,bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局?# d; Q" o) d0 y. q8 d. D
(對應例子:OPA的P0,p2對應bias的p0,p3)3 h( j% r. `' }$ l& G4 B
還bias的p0,p3做同中心佈局,而OPA的P0,p2另外做同中心佈局?
% ~' v" _4 d2 `3 n' H謝謝- Q( Z( Z; P% c" T8 y

3 |5 R, j( L* e* C[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

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發表於 2009-5-22 15:42:26 | 顯示全部樓層
Dear jerryyao,
3 [% y8 o. a/ R5 m1 ^) R1 }建議BIAS電路跟OPAMP 各自作MATCHING。! i4 s; c8 n; @; X& I/ }; }5 K
再來,BIAS電壓只要能使的MOS能在你要的條件下(VDD,CURRENT,TEMP,PROCESS)都在SAT區就可以啦。4 N0 w  H# b" B" r3 M! ?
最後,電路的P4在我看來是可以省,P6&P7不對稱,N1&N3 SIZE 太小,BIAS電路要做START-UP 電路,
$ H/ g+ Y+ y; Z, ~4 M9 F0 E1 {/ e- W最最最~~~後,check DC bias voltage.
 樓主| 發表於 2009-5-22 16:03:03 | 顯示全部樓層
For  seanyang1337," n; \, O' i) }' s
謝謝。
" w+ H1 _; L$ _2 BSTART-UP 電路我會加,因目前我的重心的OPA本體,等到完成後再加。
% d( w6 G) p) L( N* W+ O3 b其他的部份確實有問題,我會修改。0 u4 I4 [7 N9 M  i, K0 {
/ n  k; H; X5 ^% _6 a
不過電路是不是錯了,OPA cascode電路的current mirror是不是要在PMOS那邊,而不是在NMOS那邊?
" h' q! c2 p8 H- W' ^6 g$ @7 p我有比較我手中的類比IC設計的書,allen和zaravi的書都是在PMOS端,只有9 a+ B- {3 ]6 H: x8 L+ ^7 ]
baker的CMOS curcuit design,layout and simulation是在NMOS端,是baker錯了,還是都可以?( U( u# J) k+ D1 V& M
謝謝
 樓主| 發表於 2009-5-25 10:35:27 | 顯示全部樓層
關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦,只是大家比較習慣在PMOS處。我跑了模擬好像都可以,只是不明白為何current mirror在PMOS處的CMRR是負的,如圖一,如果current mirror在NMOS處的CMRR是正的,如圖一上下相反的波形。
3 v9 w- m) V' K) c4 ?$ y4 X0 |  p2 C; |8 p0 U
此外我將此OPA接成反向大器,圖二,其中:
, B- p1 |' V/ g" A) p. X6 ~/ b& Nrf : 10K
6 x; S3 B1 O, e" {/ Zrs : 10k
& j) O5 P9 b8 h* ?vin : sin(1.65v 1.65 50k)5 r8 B" Y4 `. O
vp : 1.65
  d5 K9 `+ i( m# l% l) z9 V模擬結果如圖三,請問為何vin在1.65v附近時vout會出現怪波形?
) A2 [2 c$ @$ L& ]$ [3 @PS : OPA的尾電流為20uA,而OPA cascode的電流都為10uA
( A8 z" v9 ^- _, n  新電路如圖四& _8 u- h6 e* Q. R
謝謝$ ~/ h2 `+ v  E9 I$ p3 E" j8 P
, r3 ]  {2 h( _$ c$ b. u& ~6 q
[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

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發表於 2009-6-5 20:34:28 | 顯示全部樓層
反向放大的Vin與Vout相位也不對~~~~
; D3 @9 o+ U4 ]# A& A: V5 O* C- a
5 V; ^: F6 a. H# _. C1 m你的偏壓電流不足以提供電阻的電流  `9 b' z3 D5 W$ b" s( y
1.65v/10k=165uA>>10uA1 `7 `& K5 S  F- ?5 [( ]
只有在交越點時,電阻電流夠小,才正確顯示輸出與輸入波形關係  N2 d, x" N( k( L. E6 \% h

0 C& i/ h, G/ e! |! l0 W不知道你的CMRR是怎麼取出來的  [$ @% u7 n6 {- D, ^* f
可以將BIAS的電壓取固定值跑CMRR
 樓主| 發表於 2009-6-8 10:11:47 | 顯示全部樓層
原帖由 li202 於 2009-6-5 08:34 PM 發表
1 @' k6 L) ^+ l- D; m) y) a反向放大的Vin與Vout相位也不對~~~~
% n3 [& E9 C$ E; z. |6 I8 P5 q8 |9 h) o
你的偏壓電流不足以提供電阻的電流% ~4 C$ l) c0 ?7 \
1.65v/10k=165uA>>10uA
$ p: C) q5 F/ a+ y+ h, J只有在交越點時,電阻電流夠小,才正確顯示輸出與輸入波形關係; M3 n) H$ c, U; i, u

0 m# v3 L& O* B. ~不知道你的CMRR是怎麼取出來的
) U% H" B& a* n; u7 D可以將BIAS的電 ...

8 a! C; R( Z2 |- E1 y
0 ^0 p+ G# H# T' n8 o4 n! t終於有人回了,謝謝我知到了,我會試一下,下面是我的spice deck for CMRR:
' E7 b4 r. w0 q.param vdd_p=3.3
1 |" K: ?+ H6 }  o. \$ k6 w) m6 Qvdd avdd 0 vdd_p
3 v  z% _- w$ c' `% Kvss avss  0 00 A9 |( z0 h  N( a( O0 I
VM VM VP dc 0v
: T# y1 E3 o7 u+ P9 i) S) RVP VP avss dc 1.65v ac 1v0 V6 e- V$ K4 E; S8 H& X, W: D
* instance of top module                                                      *! m- v# r# b6 m% F

, M  h+ Q! s6 _0 d) r* U# w% }x1 OUT VM VP OPA6 B9 y2 S7 v9 \( ^

$ U' {0 V& v0 T' `, ?* Sweep & Analysis                                                      *, P& M  }4 Y8 W. z
.op7 c: t, u8 G7 w( R
.ac dec 100 10 1000meg
, s4 ^( C! c1 w# G5 A.probe ac cmrr=vdb(OUT): v: N) {! @! c6 b2 \
相同的碼跑出一個整一個負得cmrr,我後來有用allen的方法(圖一)跑出來的CMRR還是負的,請問CMRR是負的對嗎?

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發表於 2011-11-25 14:59:00 | 顯示全部樓層
回復 6# jerryyao 5 n9 k$ T$ v0 q  T* p

) ^  T( K8 K, v" Z: `/ d首先你要瞭解為什麼要做差動型的放大器?就是因為差動放大器可以消除共模雜訊,所謂的CMRR=Adiff/Acm,當然是愈高愈好囉,代表你的電路受雜訊影響愈小。
8 e, N! g& ?4 D( Q  R. O: s所以如果你測到的CMRR不夠高,甚至是負的。你覺得這個電路正常嗎?所以建議你再檢查一下netist。
發表於 2012-1-19 17:35:14 | 顯示全部樓層
尺寸的設計上似乎有問題,folded cascode N1 N3應該要提供給folded 負載跟diff pair電流,尺寸卻不夠大,建議版主再仔細看清楚設計的方式跟電流的分布,allen應該有教要從哪一些mos開始設計之類的
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