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[問題求助] Fold cascode OPA設計問題

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發表於 2009-5-22 11:14:37 | 顯示全部樓層 |閱讀模式
各位好:
" \8 z& a- p9 X0 E  我想從數位領域轉往類比領域,所以我練習了這一個fold cascode OPA(圖一),我有看過0 c" ]; r7 p9 ^  ^
此網站的有關fold cascode OPA的討論,聽從建議我先設計bias電路(圖二),有了bias
7 e6 d& O, q- ]+ [% G& {+ d, h電路後,我想因為此bias電路也是cascode架構,所以OPA電路的cascode架構中的mos w/l比
1 i) ]* \. K! j& |8 W! B% J8 o0 v8 P應該要跟cascode架構的mos w/l比相同,如此偏壓才會使所有的mos都在飽和區,請問我的想
( e% o. X+ q" U! v3 y/ a法是對的嗎?
) u8 T# C9 E; ~+ u還是bias電路負責產生電壓,OPA中cascode架構的mos w/l可以另外設定,只要bias電路
- f5 W" n5 R( L* l' _產生的電壓能使OPA中的cascode中mos都在飽和區就好?
. l4 G; I! K) ~! n$ H) l, ~; E
( n4 ^! p2 e8 Z. d% r3 z  S% |  {此外從佈局觀點來說,bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局?+ F* q- G! z: ^4 m" [+ G8 H
(對應例子:OPA的P0,p2對應bias的p0,p3)
) L, Q. C5 ?/ S+ q還bias的p0,p3做同中心佈局,而OPA的P0,p2另外做同中心佈局?9 M) Y) v. Q% T$ s$ [
謝謝. C  N4 C' x! C" u9 U$ d
* j9 ]/ S, g! C' H0 M
[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

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發表於 2009-5-22 15:42:26 | 顯示全部樓層
Dear jerryyao,. |2 Z+ a* j; A2 O8 T) C
建議BIAS電路跟OPAMP 各自作MATCHING。
: F, k$ |0 w$ `- H! r0 P' N再來,BIAS電壓只要能使的MOS能在你要的條件下(VDD,CURRENT,TEMP,PROCESS)都在SAT區就可以啦。
9 o, h8 u2 ?8 B2 f! ]最後,電路的P4在我看來是可以省,P6&P7不對稱,N1&N3 SIZE 太小,BIAS電路要做START-UP 電路,8 V/ [0 F& O" P. j2 ?. n0 I) O
最最最~~~後,check DC bias voltage.
 樓主| 發表於 2009-5-22 16:03:03 | 顯示全部樓層
For  seanyang1337,
" H9 x- r$ r; e9 Y% E3 ~謝謝。
3 H+ y/ _* a' `7 P$ ^# jSTART-UP 電路我會加,因目前我的重心的OPA本體,等到完成後再加。
7 @0 w) A. S$ G. J3 O  Q其他的部份確實有問題,我會修改。/ T3 g0 M& T. y. V3 I

" Q: ]( l3 L& R& w0 p! Z/ Z. T不過電路是不是錯了,OPA cascode電路的current mirror是不是要在PMOS那邊,而不是在NMOS那邊?
5 ^9 L. ]2 C7 }, o0 S9 J; P1 ]  a9 z我有比較我手中的類比IC設計的書,allen和zaravi的書都是在PMOS端,只有
: V  F9 j* l5 hbaker的CMOS curcuit design,layout and simulation是在NMOS端,是baker錯了,還是都可以?
5 A. \- v' U; z謝謝
 樓主| 發表於 2009-5-25 10:35:27 | 顯示全部樓層
關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦,只是大家比較習慣在PMOS處。我跑了模擬好像都可以,只是不明白為何current mirror在PMOS處的CMRR是負的,如圖一,如果current mirror在NMOS處的CMRR是正的,如圖一上下相反的波形。
6 @8 T3 K9 B" e, E! i+ m
+ k& T! q& Z( N4 z" S9 n" f+ Z# b; s0 p此外我將此OPA接成反向大器,圖二,其中:0 i9 g/ a0 j. |
rf : 10K
, {! Z" u* h3 R. T/ i" yrs : 10k
% m, C  K4 z7 Y1 N8 B2 Wvin : sin(1.65v 1.65 50k)$ [9 I: _- f; o+ K% k# W# D
vp : 1.65
# ]5 t8 t, e; Z" S3 A$ j& L9 _模擬結果如圖三,請問為何vin在1.65v附近時vout會出現怪波形?) t7 C$ F% w* z- O/ o
PS : OPA的尾電流為20uA,而OPA cascode的電流都為10uA
$ ~" c5 [0 c( T0 v$ Z8 H' ^  新電路如圖四/ e: u# ?: B: J; R2 _( i8 G! r
謝謝
9 V2 Q& Z3 M! C0 l0 t
- _0 q# \1 p5 n4 s4 b: @# O% L  x[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

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發表於 2009-6-5 20:34:28 | 顯示全部樓層
反向放大的Vin與Vout相位也不對~~~~: V' R' F* U( Z2 Q* g$ T

6 P$ Z( G. A5 z你的偏壓電流不足以提供電阻的電流  Z4 Y5 i) Q9 w7 q$ X+ ~: d. _) C: ^
1.65v/10k=165uA>>10uA; C" C4 O5 M, z0 }; I
只有在交越點時,電阻電流夠小,才正確顯示輸出與輸入波形關係
  `* {3 P8 u' G1 q7 n* {
) j% \  l1 e4 v1 }/ M' x2 ?5 y不知道你的CMRR是怎麼取出來的: p. W8 i, x+ P# z. O
可以將BIAS的電壓取固定值跑CMRR
 樓主| 發表於 2009-6-8 10:11:47 | 顯示全部樓層
原帖由 li202 於 2009-6-5 08:34 PM 發表
; G2 o6 u2 E- n6 _, Q" [, h反向放大的Vin與Vout相位也不對~~~~
! Z' U- k9 [' N8 u
6 r+ y" }& V; m; b) d# v8 |- \你的偏壓電流不足以提供電阻的電流/ U: G' y% u* P4 ^; d. v1 n
1.65v/10k=165uA>>10uA2 [9 B) |3 S* n8 W( x3 P' w
只有在交越點時,電阻電流夠小,才正確顯示輸出與輸入波形關係  U4 P6 [- w, ~( p  j# e
' C; w$ h( N9 a. S# h7 U! [
不知道你的CMRR是怎麼取出來的- T3 q- t* y/ n5 m: a5 W* d
可以將BIAS的電 ...
7 s8 }% W6 a6 l! _* I; P( Q" o

( I: w6 f+ h% s4 v  t終於有人回了,謝謝我知到了,我會試一下,下面是我的spice deck for CMRR:! [! S6 u+ i% U+ Y2 u& b. K
.param vdd_p=3.3( H5 ], J$ [& ?+ Z* A' B! J4 l
vdd avdd 0 vdd_p
6 F' r, G% w2 n1 R, D3 J  C. `vss avss  0 0: e% o  `$ t5 }
VM VM VP dc 0v
4 S: e# R( W- }VP VP avss dc 1.65v ac 1v
3 [. z5 b7 a' @. W+ Q( g( e' c- }* instance of top module                                                      *7 ]$ G; d& p. \! g) E8 u
% ~1 Q8 O4 y: y% ^& N0 R1 a
x1 OUT VM VP OPA# f- w3 q/ y4 N  q# [% X% m
" |/ X% B1 A5 n/ k- ~
* Sweep & Analysis                                                      *
. L8 B, j, P( v1 `5 J% B.op9 Y) L9 }# b9 t* o6 N7 b
.ac dec 100 10 1000meg
! z6 P: M; J9 I8 U2 s.probe ac cmrr=vdb(OUT)
5 v, l, P: S! p1 t相同的碼跑出一個整一個負得cmrr,我後來有用allen的方法(圖一)跑出來的CMRR還是負的,請問CMRR是負的對嗎?

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發表於 2011-11-25 14:59:00 | 顯示全部樓層
回復 6# jerryyao 4 ]: [# U" h7 J( W  t# |2 s

. P8 _/ L! y. m( V首先你要瞭解為什麼要做差動型的放大器?就是因為差動放大器可以消除共模雜訊,所謂的CMRR=Adiff/Acm,當然是愈高愈好囉,代表你的電路受雜訊影響愈小。
/ ?7 l3 _7 z- \- p所以如果你測到的CMRR不夠高,甚至是負的。你覺得這個電路正常嗎?所以建議你再檢查一下netist。
發表於 2012-1-19 17:35:14 | 顯示全部樓層
尺寸的設計上似乎有問題,folded cascode N1 N3應該要提供給folded 負載跟diff pair電流,尺寸卻不夠大,建議版主再仔細看清楚設計的方式跟電流的分布,allen應該有教要從哪一些mos開始設計之類的
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