VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
$ ?1 ?( @6 u% W/ E# K
8 \4 s% e* g4 K先execute了每一個file
$ M8 w# {( D' h' b% p(如附件中, 3個file
latch.vhd
5 p5 ]7 U# [; H; r/ V! h4 dtb_latch.vhd
cfg_latch.vhd)
都沒有問題,
1 `% a; X! y% ~* p6 R  t可惜到compile那part就出現問題(如下)
( Q  b* F  e7 W" y" G7 @有沒有高手可以幫我解釋?   
3 k2 W; `- o" c. ?1 q
Cannot find specified design unit (TB_LATCH) to elaborate.
        Please ensure you have specified the correct design
" U' j. c& ^# |  d        unit name and that it has been analyzed into the correct
        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
& i9 v" {# H6 C4 N如果你的設計只需要電路的話
通常在編譯時不需要將此檔案加進去
只需要原本的entity就行了