VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit

先execute了每一個file
! ~* a* @* y& d8 V7 J* q. Q: ?+ c(如附件中, 3個file
: m/ i9 }! v! f( n- k+ Elatch.vhd
. z+ n$ N1 A8 utb_latch.vhd
cfg_latch.vhd)
( k+ V8 D. Z. g& b% h1 F都沒有問題,
可惜到compile那part就出現問題(如下)
) g" H1 E3 \8 n. \3 P7 }5 Z2 y有沒有高手可以幫我解釋?   

  o0 d2 w# f  M4 e2 `& V Cannot find specified design unit (TB_LATCH) to elaborate.
        Please ensure you have specified the correct design
        unit name and that it has been analyzed into the correct
) q* _/ |4 V( `9 o; Z: ?        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
如果你的設計只需要電路的話
' I7 M* K2 u: `2 }) t; L' i通常在編譯時不需要將此檔案加進去
+ e4 J0 n/ T* n2 I) {只需要原本的entity就行了