Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
我在使用Xilinx ISE碰到了一些狀況:
5 C4 v' g5 t- B1 J  k; B問題一:
在使用Synplify合成之後(只有設定freq. constraint)，
# w# N7 ?7 B8 d& w! l2 i8 M8 p% a在跑接下來的implementation的結果，
P&R的timing的分析，slack都是正的，
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
不知道原因為何?因為試了很久還是摸不著頭緒!
& g+ k6 @) D, N" e. o% C) L
問題二:
同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
) ]$ y/ K. o3 W. D苦惱中呀!

6 l9 `6 X" R4 ?在各位先進百忙之中，感謝你們的回答與經驗指教!