Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
- ~9 Y5 t7 A1 v! F我在使用Xilinx ISE碰到了一些狀況:
* X5 {% g6 e. H/ X& q' [, @9 K問題一:
9 S- `4 k! h* D. p3 c- r在使用Synplify合成之後(只有設定freq. constraint)，
! z1 y7 a  [  t( K7 u' ?在跑接下來的implementation的結果，
$ g+ _( Y, f6 |2 Q' T8 i6 fP&R的timing的分析，slack都是正的，
- P5 Q' t! z7 R但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
7 b1 y  `. h* `9 k不知道原因為何?因為試了很久還是摸不著頭緒!

4 W4 |. L* Q! W( J& w& ]' Q問題二:
0 x( W- @, w5 x7 m: T同問題一，就是這個module我們包了四個於Top module，
/ C# e! l) \" O' z1 C, v其中，四個當中的結果，也許會有一個Violation發生，
, g) C* i( o6 ]% ~2 x0 f也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
0 ]1 a0 I/ m$ d) @苦惱中呀!

  T5 J6 O0 ]7 x& ~' H6 b7 k  U9 |2 `  C在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
    是否與test bench有關?
9 n7 `& k& |8 \& Q. h) {! \    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
問題二:
+ g! T/ P: c% N- H    同問題一
( K6 k, X, Q& a8 p- q
當然最好是找跟你配合的FAE討論, 至少可以一起找問題