Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
) c2 o3 V& \3 b5 K, y; l我在使用Xilinx ISE碰到了一些狀況:
問題一:
在使用Synplify合成之後(只有設定freq. constraint)，
在跑接下來的implementation的結果，
P&R的timing的分析，slack都是正的，
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
不知道原因為何?因為試了很久還是摸不著頭緒!
# C. g0 B; G+ P. J/ I
問題二:
) l  W; Q% P& o+ M' h同問題一，就是這個module我們包了四個於Top module，
; h# ]% `5 m" t# h其中，四個當中的結果，也許會有一個Violation發生，
) s4 Z( q" Z6 k7 X" m3 y& j1 U也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
; k$ M" M' [4 k" n苦惱中呀!
  f! T- g: u1 m+ T
% A: @6 ?. w3 E; ^+ J, E: O在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
    是否與test bench有關?
    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
問題二:
# ]* }; A( [  G    同問題一

0 j/ S5 h( O7 w5 D8 R5 A6 D當然最好是找跟你配合的FAE討論, 至少可以一起找問題