Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
! h+ [) t3 J6 Q0 r5 R! J我在使用Xilinx ISE碰到了一些狀況:
# J5 B8 E8 x2 _# u0 T問題一:
在使用Synplify合成之後(只有設定freq. constraint)，
在跑接下來的implementation的結果，
! l* ]! O7 c# R; j  VP&R的timing的分析，slack都是正的，
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
+ ?6 ~. p/ x0 y, q不知道原因為何?因為試了很久還是摸不著頭緒!

+ C& I" C, c/ w" Y  t  d, t( z問題二:
同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
: h' |8 O6 s) d' d苦惱中呀!
) y/ m# D/ f. y' ?" j$ ~
7 v4 h( Y/ k  p在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
/ h1 f% J+ d, F    是否與test bench有關?
    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
問題二:
    同問題一

當然最好是找跟你配合的FAE討論, 至少可以一起找問題