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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › VHDL同步碼框信號傳輸

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[問題求助] VHDL同步碼框信號傳輸

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發表於 2008-1-22 09:33:00 | 只看該作者回帖獎勵

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需要用VHDL寫一個同步碼框信號傳輸,由clk 當輸入腳,en,data 當輸出腳,隨著clock同步,輸出一同步信號 en(一個CLK週期脈波),接著下一個週期,由data腳輸出8bit資料(如"11110000").給另一個串列資料阜來接收,請大家指點個方向,或是可提供些資料,感謝...

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