如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
' j" f$ F5 W9 T. ?4 d
7 _) p6 ?# y% O6 ~5 C' ?! Z2 C( r希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
, W- j0 F7 b  w/ y9 Z; W) N
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊
0 j! x% u) H& u
; _" K$ C1 I/ [. m若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

不過之前上課老師說盡量能把METAL能簡短就短~
7 M" Y( G9 K* ?1 y
因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
0 U! S: L& F2 D2 [7 ?" ^這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
0 G5 n& K1 g4 Z. S8 F4 I' f( Z$ e6 Z看看寄生效應最嚴重的點是在你電路的哪些地方?
" p9 O7 R' I) a! ]( T( F  @9 {其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
6 y0 n" @7 V; v然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
5 W  y+ I* t, w$ h) dParastic Capacitance
0 j# G9 o* N4 c0 u) u! s
, d2 W9 V3 l. @* Y  P[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
" L! E+ P- Q! P5 h7 s; A8 T

8 ~' `# D4 a3 y0 c& G我有想要看LPE,不過我看不出來他的排序.
) H0 f* Q/ _' k* a" I7 j
( N  @$ b* T% A( I3 c7 B謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
# R: G9 O& ?% S/ }1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
7 s/ S; O, }) ?* D7 m+ j, O+ y& O- k5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
6.你沒說哪個 RC 不好   我只能猜 VREF
+ H0 ~9 Q% a- X/ U$ G7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
+ E* `- p  b2 X, g& D你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
; _5 z, n7 ?9 G, t# |9 k0 c請問大大有什麼可以建議我去修改的呢?
/ v* H# g8 {) ^) Z0 @2 N
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

3 r5 E# g* K& H1 G! p% r) w3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
2 p7 M( u4 y* {  Z5 O所以上面的元件都沒有尺寸.
% D/ J, F% N% a" O
4.電路圖不是正確的是指??這個電路圖沒有任何功能??
6 s% G4 c3 T* P' N5 m
5.VREF是再電阻的第二根
- t9 z) D. ^3 m- Z. A
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  A: Z6 H; G1 s1 k6 J  所以小弟我也不知道哪一部分的RC效應比較嚴重.
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
+ s9 u9 r' b7 j. l1 _/ Q不過我不知道該怎麼去找那些是在佈局圖的哪裡.
: S( i- `9 G, Z/ X
7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
" q- s% g+ Q1 H/ D" C8 y, n

6 w- }$ e$ ?+ f- Z3 C0 Y謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
. n8 t7 M* {" m; Y! i應該會是以 Hierarchical 形式 呈現
4 p; S: K$ q9 Y  v
6 B% Q& {, h3 V# i以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
( v* R% D8 t% x# H3 ?# h+ mc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
....
# A: }' w( H4 ]; J7 {& }3 H
這裡的節點AB可以是
: @/ c/ S; g- h/ J- L  w) |可以是某個點對VSS的電容
) n" `$ i+ q. r9 n5 A: f/ U  Q+ @也可以是兩個點之間的 Couple 電容

不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
! y% z; s' |+ N你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

我印象中 Calibre 有三種抽取方式
$ x3 s$ \. F8 Y- X2 z  o
& D' {$ l0 ?4 c" E' Q% w+ S* Z1.  Lump
, }5 K5 M$ I7 ]' [2. Distribute
3. point to point

選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容

選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
2 _- L: W! t9 c/ {4 v9 T選第三種  除了 RC Pai-model之外還會有 couple電容出現.

所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
/ A! ~0 ?2 i0 Q/ C, J各層的 square電阻 自己model就可以了.
2 F5 o/ g( l/ a6 [
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
( y) J2 K# |6 Isort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.

[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
2 c$ d2 Y! v4 A, a! i3 W此類資料對我幫助很大
) ]. r! B4 @4 c; Q9 }% L. ~( M幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
3 s1 e5 Y5 H, R# o) h3 H出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
& h: U% f# l7 a# N0 b  Y並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
' Y- C- F' O. g5 a0 g" y8 W最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．