如何讓兩個速度不一的訊號同步

toxichucky

Hi,
4 \6 i. o- Y5 o" n/ A5 l) f我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
請問一下有沒有什麼辦法可以使訊號達到同步？
; S9 v6 E7 ]7 e+ V: K我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
& @& `: u' m( `8 I! M  PBest Regards.

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
; ]$ p2 f4 Q+ D再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.

chienping

數位同步可考慮用FIFO來做到
9 p$ w8 C' Q- W' vFIFO: First In First Out Memory
也可以說是要做到clock domain crossing
) ~: m4 O6 }- N% N- u. `
這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
2 s) P, _. R/ J; J這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
: B( n9 ]! `5 O! k9 B; j( n1 L這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
2 m9 m5 I5 Z+ x7 l' }* r8 W' @有一個建議是用gray code來做內部的counter，也有別的做法，
6 {) f0 z$ N  [+ I; {9 y+ p  A有不清楚可以再寫訊息問我

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見

. [' j+ t3 K) c' |; j
8 I8 r$ {) }( E) [& \6 j) M上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。
, Y6 O2 p' l1 P2 [: R

- h3 X" ]- {% D9 `Best Regards.

kolong

需要考慮duty多少嗎...
& `, v9 Z0 M" j" z0 B; m5KHz跟100Hz是否有相對應的data要latch...??

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎