如何讓兩個速度不一的訊號同步

toxichucky

Hi,
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
請問一下有沒有什麼辦法可以使訊號達到同步？
9 N! W" x& ~! G' s我曾經想過又DFF，但是如果要用要加很多級！
2 w6 N+ J& [0 z% F4 U有沒有人可以提供相關的Verilog code，供參考。
2 }+ t0 y9 K8 E7 }! O% [! [2 X* ?8 PBest Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
- g& p/ i3 B( l. k* T  f5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見

, J$ ]. ?) n% ]. F) e/ W
1 t. w% [" |' H; ?4 ]' F! i, P上面是速度較慢的訊號，下面是速度較快的訊號。
) ~) g1 z1 I0 \% o% T. M" H我希望可以bit對bit作相加。

7 Z+ I0 B9 h! `( ?2 H  M& z0 G3 S
8 O5 l7 B+ d1 M& S2 i. W; o/ XBest Regards.

chienping

數位同步可考慮用FIFO來做到
FIFO: First In First Out Memory
! k+ K2 r0 p. D: n# u也可以說是要做到clock domain crossing
$ p; o0 r1 G; T7 p
4 Z9 V9 S- v5 I% ~# K( i/ s這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
: s6 L% X2 Z: G+ k% r4 O: G  l) j4 A在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
. c5 P! J# X% M9 Q3 ]2 j這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
# b5 d; `8 o7 t/ Y5 ]+ D+ R* C有一個建議是用gray code來做內部的counter，也有別的做法，
- h6 B# |/ Q+ _/ \4 q/ f有不清楚可以再寫訊息問我

toxichucky

chienping您好，
% E: f" y/ a. o; F  S; a請問一下您說用gray code來做內部的counter，要如何實現呢？
3 G% z6 C4 l+ O5 E再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.