VHDL or Verilog ???

twphision

VHDL及verilog有甚麼差別?
6 l( T& F: X, x% s目前試用過 modelsim, logicsim, Veritak, QuartusII, MAX+PLUS II, 待是語法規則好像都不太一樣.
撤了些軟體可以專寫以外還有別的嘛?

bancroft

聽在業界的大部分人說
+ n( s: Q( v; g* G4 @1 D台灣也打多都是用Verilog
不過除了會寫語法外
對於電路的物理與結構的相關特性了解也是很重要
並竟產品要能突破且進步
  @+ I% \" _. @原創性與直覺都是很重要的元素
' w/ @- H5 _& h  H) ~7 A" q  z不過，這些都要好好努力才有辦法的。

sieg70

USA - IBM, TI, AT&T, Intel - VHDL
0 E2 j/ @' k  _! H& V: SUSA - Silicon Valley - Verilog
Europe - VHDL
Japan -Verilog
. l( l: Q2 o( w! B: B% RKorea - 70%~80% VHDL
Taiwan - ?

cougarr

vhdl 要求比較嚴謹
verlog 語法跟c 比較像，比較容易上手

twphision

嗯嗯~那也是啦.也要看板子的功能可以支援到麼程度.還有邏輯佈局上的經驗.
+ Z# T% I6 |, V4 B2 p4 V3 [但是目前剛開始用比較想要知道最佳的使用模式. 還有開發的環境設定.
3 f: @2 u/ g' v4 |以前都用焊錫黏電路板. 現在可以用程式取代比較方便啦.

tommywgt

沒什麼差吧, 會寫程式不代表會設計, 不管是VHDL或是VERILOG都只是會語言而已...