VHDL or Verilog ???

twphision

VHDL及verilog有甚麼差別?
目前試用過 modelsim, logicsim, Veritak, QuartusII, MAX+PLUS II, 待是語法規則好像都不太一樣.
撤了些軟體可以專寫以外還有別的嘛?

tommywgt

沒什麼差吧, 會寫程式不代表會設計, 不管是VHDL或是VERILOG都只是會語言而已...

twphision

嗯嗯~那也是啦.也要看板子的功能可以支援到麼程度.還有邏輯佈局上的經驗.
) C( ^  {* p! }; ~) C0 S但是目前剛開始用比較想要知道最佳的使用模式. 還有開發的環境設定.
2 z! t( [3 f2 ~% n8 Y/ ^7 ^* n以前都用焊錫黏電路板. 現在可以用程式取代比較方便啦.

cougarr

vhdl 要求比較嚴謹
verlog 語法跟c 比較像，比較容易上手

sieg70

USA - IBM, TI, AT&T, Intel - VHDL
  Y9 V5 G3 G) W' i8 UUSA - Silicon Valley - Verilog
Europe - VHDL
Japan -Verilog
Korea - 70%~80% VHDL
Taiwan - ?

bancroft

聽在業界的大部分人說
台灣也打多都是用Verilog
# D, I: F+ |# M; Q  M1 G不過除了會寫語法外
對於電路的物理與結構的相關特性了解也是很重要
3 n/ G+ s9 d! U# |) ~3 _- U, N# R並竟產品要能突破且進步
原創性與直覺都是很重要的元素
& K1 u- ~# P1 ~  S: S2 b不過，這些都要好好努力才有辦法的。