SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
才可以得到最好的EMI或noise效果
- H) C$ K2 _/ y3 L4 [& E
目前已知的rule:
1. 走線等長
   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
   - 等長的範圍為何? (100mil?)
2 \. s$ J3 l) b- v# Y& Q% J2. Clock加粗
   - 多粗? 是否不同頻率, 有不同的寬度規格?
3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

目前做了一片4 layer PCB
+ F% i7 k3 C. R2 o7 c+ ~SDRAM clock=148MHz
8 T4 I/ K, Z" U$ c但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
8 C9 D- `7 ~  `( |請大家提供一下意見
$ m- e( F' j: n6 ~# {3 O  h* ]
謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
9 ?; x$ |( ?" ^( p, Y% ZThis will be the critical design , please take care about it

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
: i! a7 Y2 U0 \' h' Q& T9 _尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
+ d0 n+ N( s1 Q/ D7 G7 g7 S! H3 \! ]2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
5 H; _4 h8 b3 U8 d5 @8 V3.所有TRACE的總長不可以超過2500mil。

以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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