|
我和同學使用cadence tools 畫所設計的全加器的schematic而跑pri-sim時順便測delay並計算每個clock的總平均延遲時間,但發現
0 F% N* e' M! }( L" \% K4 w0 Y到我測出的總平均延遲時間 與同學畫的所量測出來的居然不同!2 P' i6 x" y. D# z Y
簡單點的說就是2人明明都畫一樣的電路 但測量每1個clock 的delay時間居然都不同? 電路波形我們有跑hspice看過沒有錯喔!* n7 Y( P) N+ `9 a& o9 |" ]# Y
小妹現在想請教一下!5 t' |# U) a6 c) e& |0 c( B0 U1 w
cadence tools畫schematic時 是不是在composer視窗裡所畫的電路圖其連接線畫長畫短 都會影響跑pri-sim時 測量出的delay時間皆不同?????3 D8 C' c6 g1 C# }6 {" V4 n1 z
不是只有畫layout時 才會因個人layout功力,使得跑post-sim時所測出的delay會不同嗎? 畫schematic也需要技巧? 否則影響pri-sim的結果?
$ }; T; q5 L5 ?7 o3 _我不過schematic畫的較隨便 為了趕時間 拉線拉的很難看 ,電路畫的很大 ,而同學是畫的很小,但我們測出的每一個clock的delay時間卻不同9 K# w$ M6 |1 y, a% [+ T ^* i
請問一下先進們 ,關於畫schematic 隨便畫 與畫的很好看 對於跑pri-sim 測delay時會有差別影響嗎? 畫schematic時不能隨便畫的難看嗎? 不是只要電路接對 跑pri-sim 時 波形正確不就好嗎? 是畫layout時才要講求技巧讓post-sim的波形能很好吧!% m$ S% l+ ?( z' J. ?& L, N
( P" w" T: u7 ], l$ H6 @ }6 o
麻煩大大們能告訴我 cadence tools的使用經驗,因為我們老師時常開會 又找不到他問了! 謝謝^^ |
|