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[問題求助] 請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

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1#
發表於 2009-5-27 14:03:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
不好意思~~想要請教一下各位前輩們~~
1 H4 f% c: J4 c( w我所使用的FPGA晶片是altera的Cyclone系列~~~! J9 A/ s& }0 H$ ~0 I8 l* H& o
我現在遇到了一個問題,就是我電路板的input clock是48Mhz,但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
  Q" R9 M1 E. w4 G2 M$ ?我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已,明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
5 u% }( T; z% M: p. ~所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??
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2#
發表於 2009-6-2 15:12:54 | 只看該作者
第一個PLL 做一個100 MHz的頻率出來
- a" M: U) j/ C' e! F/ t; i$ c1 e第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
3#
 樓主| 發表於 2009-6-2 15:37:35 | 只看該作者
原帖由 topplaza 於 2009-6-2 03:12 PM 發表 5 b0 L9 ~3 N' |% a# E8 D
第一個PLL 做一個100 MHz的頻率出來* @! K; |3 ^" m2 P% C: M# w5 d
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
! u/ w  t/ [! D7 F% T  p4 _! J* K; x

. E3 W& E. H7 S- e4 j我試過這樣去做
, c" H# `/ q( l- r2 e8 I8 f但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率  U! M+ w" M2 G' g
而我電路的外部輸入頻率只有一個48MHz而已8 x6 W) F, o. |5 i% i1 K" W9 F% y
所以沒辨法這樣做
% T1 ~  E5 h7 W
4 S8 B* v4 e- Q而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制/ R( k3 g! q  {$ O9 _1 G$ R
只能做1到32的除頻跟倍頻
, ]9 H. g# c, ]( v- o/ [/ ~所以照您的說法下去做也行不通
, T8 l9 `& a6 r% b2 O1 u% L( @3 W+ w2 t2 O! E% v
不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)
4#
發表於 2009-6-3 12:02:34 | 只看該作者
这方案怎么定下来的?! q1 Q: M& z! E7 a
很难想象哪里有这样的应用,输入48M输出48.3M/ b7 F  m  }! }! T- A' e- c
要锁频吗
5#
 樓主| 發表於 2009-6-3 13:02:38 | 只看該作者
其實原本是要求要做遞增的
% K' m+ C8 b  H1 A/ Q( E輸出頻率由48MHz開始增加. J0 t2 _$ P, Q% a( ]' C
一次增加0.3MHz直到63MHz為止. i% S$ Z5 s" o/ R" s6 n. P3 N" h
但是我現在連48.3MHz都做不出來
/ x& {- H# S) P! Z所以才會上來問問看有沒有人有什麼建意
! E9 E8 o  e( F$ W6 A1 d& L  g* O  l- T  n
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]
6#
發表於 2009-6-3 17:16:27 | 只看該作者
原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表
. v* w# R4 J- `( g) C, ^  I6 X6 R3 R( [7 p4 _" t* h

  j, b8 p9 {( x8 q: R我試過這樣去做
4 r' v. ?1 S6 @但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率! u; J- t; w& H& I5 t. X$ s
而我電路的外部輸入頻率只有一個48MHz而已
7 n9 y$ x( U( \所以沒辨法這樣做6 X# `# X/ p4 i: ~
0 U$ m( l2 @1 J+ M
而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制- ^4 w6 V2 [) t- C- ^. T! m
只能做1到32 ...
1 B5 c7 c- Y) F4 w, ]" _1 g

" t" |; D: W6 Q2 D: [! E% j! K# H可是我試一下 Cyclone的PLL是可以做到啊!1 e% G6 t$ Y) R4 o! l
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的7 Z6 Y/ b  k4 D
你是在合成時產生錯誤訊息的嗎?
7#
 樓主| 發表於 2009-6-4 09:50:32 | 只看該作者
原帖由 topplaza 於 2009-6-3 05:16 PM 發表
6 c. |1 {# s1 J+ D, k7 l- _
; n" ]2 J3 W) d* X) {) C/ ~* z  y: }3 a. r6 M# L
可是我試一下 Cyclone的PLL是可以做到啊!: t1 U8 e( g% Y
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的, [+ _7 c0 M# z3 i8 V
你是在合成時產生錯誤訊息的嗎?

. f- g3 r  u5 ~! q) h- i& t' Z
, X' ]( T7 Y; G+ F" G我也試過你的做法,是可以設定一個輸出48.33333MHz* |* t! N9 }* }+ Z2 G
但是我compile到Fitter(Place & Route)的時候就會出現ERROR
/ U* i3 Q6 \0 D3 |9 ^1 d* ~4 \% i所以我才會上來問問
8#
 樓主| 發表於 2009-7-3 14:34:39 | 只看該作者
問題決解了
2 |0 U* l+ U- @3 ^& B1 r$ a/ c  P謝謝各位的幫忙1 E0 R, x$ B' k5 V$ e5 q9 M% Q  ~
最好還是使用counter來計數
, o+ f0 P! P" O( ?# Q不使用改變頻率來控制了
4 {9 g; S( j, k9 Q% w, g然雖同步方面算了很久才達成, C4 N5 O. [8 l! B2 ^
不過總算是完成了
9#
發表於 2011-12-29 17:59:36 | 只看該作者
回復 8# tmwcndjjmj ; D3 N+ ~1 d& a- D  |
& L: P9 b9 d& o6 n3 ^6 `

# q# R, e; n2 O土法煉鋼    ? 辛苦但直接.
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