請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
請問最小面積是指整個layout的面積嗎??
$ V7 l1 q0 b7 R- [. p0 i還是線跟線之間的距離??
+ @& D+ }* t4 W3 R# H' t還是兩者都有??
想成為layout佈局工程師的小弟

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
& c8 l/ m, l5 c7 b                                                               -------------|         |--------------|
                                                               |            |         |              |
                                                      |            |         |              |
                                                      |     S      |    G    |      D       |
                                                      |            |         |              |
                                                      |            |         |              |
                                                      -------------|         |--------------|
- }) D, o: X4 J" h                                                                   |---------|

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
所以 MOS本身對地的電容 一開始就產生了
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
0 v3 L+ n6 @2 z+ f. }2 U總連結的次數要越少越好  這樣子寄生RC就會降下來