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原帖由 kevin 於 2008-4-28 08:47 PM 發表 8 k5 \0 U6 k7 d6 n4 j1 ~, a2 u 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. J2 f$ A, \) f( M8 c+ h - A7 W* U2 v: h- Y! ? ^: E) K3766 / F/ T, ], q4 R! s& T" x* H8 @4 J' G% O- `+ B$ e 再配合一些control logic即可達到目的 ...
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原帖由 addn 於 2008-4-28 11:22 AM 發表 ( r" [2 @! X- p$ F 您好 ' x+ ], q9 B/ N依你的需求,想要做到1個clk做一次動作,7 {# h& h$ }, S) T+ H% `: L: f 似忽不容易7 [) c+ N% b6 i3 z f4 l; C* d , Q( r- N" m5 o J* {由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
原帖由 michael6172 於 2008-4-28 09:34 AM 發表 ' I8 {* W) |9 ?& C) h 你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
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