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: c5 Z. r% K* g6 s│ │ │ └─verilog
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6 G$ L* j: I: a) X( P% [. B│ │ ├─models ^4 V& C' b2 f! Q, l) G
│ │ │ └─cells
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│ │ │ CM3EtmClkGate.v
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│ │ │ ; i' M h" r0 ~8 j2 ^1 b
│ │ └─tbench
1 ] P2 a2 l8 O9 F/ e" a│ │ └─verilog
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│ │ │ exclude_list.sc_waitstate
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