verilog clock generator question

jyunwei

Hi

My clock generator is as follow
: v- N% w7 e$ ?. H' Z5 }$ L+ K
& @# k/ X0 ^/ Y* L' z2 d`timescale 1ns/10ps
! D% _/ \- F/ R4 g1 W
0 t8 R& h) D  t3 E`define period 15
0 T. J7 ?" Y& \* m
4 w* J: `$ V3 omodule test();
5 x8 P  L2 }, q( K9 ?reg clk;
1 p! Z3 z. j2 ?0 g0 v  \$ y
; k9 `! y, O) A# X& o. s- w+ oinitial begin
clk = 0;
5 [- T% V& ^2 r- Yforever #(`period/2) clk = ~clk;
end


1 E7 @! @3 ?3 V/ G  gBut i check the waveform the clock period is always 14ns.

Could anyone help me the question ?

# _- y& ?' C* T4 o+ r# C2 IThanks
" E9 h- p5 v  K6 Q6 V/ U9 C
$ G1 [9 {9 l* Lendmodule

card_4_girt

抱歉！
2 C$ K# d% u9 y5 h: ~我好像誤解了你的問題
  n3 E8 P! m- V& M. N2 _, q; ?真正原因應該是x/2的分母是整數，所以結果也會是個整數
0 P' i, z, ~$ z4 t: q- \& l* E剛跑個例子試過
' z9 |: m6 h, Z- |, J& M  T也許應該要改成
forever #(period/2.0) clk = ~clk;
. f( Z! ~0 o# m. G7 X, k/ ~或
' N1 c/ o8 g. Dforever #(0.5*period) clk = ~clk;

不過精準度應該調到100ps就可以了，不用10ps
2 s& c2 t5 M; a也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式

card_4_girt

; b0 A2 D. g) X/ x  ^
) U% A8 W: p3 xverilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
& J4 |  l3 I$ u6 B. @所以就會造成你說的這個現象(period/2 = 7而不是7.5)

網路上是有人做過週期2N+1的波形
+ R  U# Q# {1 q# x( g5 f建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

或是就乾脆改程period=14也比較簡單

3 ], G) Y) |4 s8 M) T7 A' O不知大大有何理由一定要讓period=15不可？