如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
$ f4 g# i! l0 z" f& o! g1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

default_wire_load : "ForQA" ;
  
/* QA wire-load */
8 z& P# Y5 `0 X% V" ?  wire_load("ForQA") {
    resistance        : 0;
    capacitance        : 1;
  x4 |: E& d+ Q* p6 r    area        : 1;
    slope        : 1;
0 B# S, {( z5 K; o: p% i0 C! e4 |    fanout_length(1,0);
    fanout_length(10,0);
, U" s# G9 s  r4 ^5 ?  }

4 d0 ~6 `. B; i! R  H3 I不是 default_wire_load : "ForQA" ;
, E, Q) v. e( m3 p+ G則 script file 裡寫
set auto_wire_load_selection false
& Z+ K) R3 ~/ _$ k7 v7 {) tset_wire_load_mode top
9 _/ a& a5 k# o9 Pset_wire_load_model -name ForQA -library <your_library>

7 s0 f" R1 F1 E2.或查用 set_load 0 ... 的方法 for all ports and all nets