Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
. v  `2 n2 R2 {我在使用Xilinx ISE碰到了一些狀況:
* e/ g2 M+ x4 D; J( n% Z問題一:
在使用Synplify合成之後(只有設定freq. constraint)，
在跑接下來的implementation的結果，
P&R的timing的分析，slack都是正的，
0 \) \2 y# }0 v但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
+ Q( ^5 f' f6 k$ Y不知道原因為何?因為試了很久還是摸不著頭緒!

! ^- O! j! I3 K5 G' z問題二:
* V& m6 S- W$ J9 y1 J% ]# D7 _同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
5 O+ D$ X4 P- V& L2 v也許會有一個沒看到Violation但是輸出訊號都是0，
* B3 X. \5 f$ x也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
苦惱中呀!

& i* C) n, ?* n) v' i在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
- G" P0 c. m# F6 C9 L    是否與test bench有關?
! \( {3 f( W! H6 F# V    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
問題二:
    同問題一

當然最好是找跟你配合的FAE討論, 至少可以一起找問題