verilog clock generator question

jyunwei

Hi

My clock generator is as follow
6 q, P& c" d& i. r4 j5 D- O
8 D6 t6 F- q, }* [: I`timescale 1ns/10ps

`define period 15
# W" P6 F" ?9 j4 U0 G5 u
module test();
reg clk;
" ~1 p+ P3 k6 q  z
0 v6 |) o+ a# h3 ~- rinitial begin
. C9 u0 l& d9 vclk = 0;
forever #(`period/2) clk = ~clk;
' N9 t9 r" k4 send
/ h$ O; q, s: X: M5 g

2 I' k8 ?: o0 ~% j. P5 lBut i check the waveform the clock period is always 14ns.

Could anyone help me the question ?
# l$ J; L) |3 K, t  S8 V
Thanks
& T. d1 A$ d0 N% v/ l
1 @" Z6 \3 _+ _' J3 k! gendmodule

card_4_girt

7 W! ?& C- Q! U; Z& ^, L6 @
$ E8 w+ c1 I' D! S9 kverilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)
. G4 m  f* O& \" @
網路上是有人做過週期2N+1的波形
4 N( e4 `/ [3 V% [. J* v- d建議你先去爬文看看
4 e, n# a7 t' z8 S. A- B這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

或是就乾脆改程period=14也比較簡單
) L# _0 Y1 v" g5 ~7 Y4 B" Q
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
! `5 w# `  v. t8 f% x7 ]+ w7 G我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
) P7 F# \! ^$ t# q或
forever #(0.5*period) clk = ~clk;
  A3 e: I& y% n0 V' Z
不過精準度應該調到100ps就可以了，不用10ps
- O! X- F4 \% J- ~也就是 `timescale 1ns/100ps
( e  t! G$ C: N( T. b0 B0 U% g
& F: O+ V" k; k* H) K7 f+ }& R如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式