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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下
' v# b/ `* V9 _6 F( V. u+ Z如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
0 d8 n& h0 @+ S請問有元件可以辦到這個嗎??
4 m; @( A# B8 H+ V( F
2 t, h- J- a4 H  S我是有設計一個電路! z9 A  E$ S6 n1 M, ~% U

/ W4 H) Q! C' E, q& g但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
, d6 \$ b/ b6 M6 p3 f: n所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....3 e6 G& L. C7 W/ ]1 q
因為我找不到只有單純正緣觸發的元件..
2 |# g. v) Z: `' T' n" f3 Q不知道QUARTUS II是否有這項元件可以使用...: C# `; y' L* p4 R8 h; Z; M6 B  x
0 A/ |7 i- E# z5 ]8 C4 b- W
請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
5 ~7 @3 v$ g% f2 W
; O' y: |  c- U( g
以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
3 ~! x9 v& h- a, X( jDATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態* r; \2 Q# _6 ^% G2 U
  w1 ^0 m: g. }# E' L& U0 ?
這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
) ]% R, Y: N0 {PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!
6 X; ?. A# Z$ N+ m. B/ Z- d加上你的圖怎麼沒clk訊號?只有DATA跟out1?
8 T+ P" `% Y, u) H1 R( eData是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
4 C4 y( t! X8 N1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
; J' m8 T7 }( c2.這功能,最簡單的跟本不須用到CPLD,FPGA," U# Y+ W' P. E8 O/ g0 j
  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^! j+ Y3 H; t1 p# j3 L) K0 h
但是我又發現到一個問題........4 w. W, T& h. T0 W, _
: @, g! |' n0 [3 R3 T
我在書上看到一種電路圖,應該是可以達成我要的目的才對7 H7 O: e+ H' q" Y3 A
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪% V2 _0 f3 T# Z/ {- s( ^$ ?" d0 a
以下
' G7 I1 ?6 K) W" ^) Z0 a! b  L3 ~9 q  B

+ _* P3 m( j, M8 T6 w; F* W$ I! H
# P5 ]$ ^! q" x, U7 k

2 g4 H% H$ U+ M9 M% P$ b照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"9 i3 W# o% U& _6 p: B) _
但是從模擬的結果顯示,卻沒有XOR的效果??
7 q% e9 Y5 S, B4 |' s這是怎麼回事呢??
* l  q6 R6 ^1 D模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,
8 s* m8 o. U' I0 s; i設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.. v7 u7 u9 l3 \* \  F* }
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^
- X. ]' p0 E6 e  P# Y) I希望對你有幫助!
: ?/ \# h  B9 ~
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....
4 |) i: h0 V6 @% u' \& Z我會去試試看^^
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