CPLD 設計非同步除6電路問題(max plus 2)

eulor

為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子
4 |6 C2 P+ F6 Y4 h

addn

您好
試試在nand gate 後加上幾個LC CELL或LE CELL
用來延遲增加RESET訊號的寬度
3 d4 R" Z- p4 Q  T) i
基本上建議用同步方式來做RESET,除非能保證
非同步RESET訊號能夠維持夠長的時間

eulor

副版主意思是盡量不要用非同步方式設計計數器嗎
* H/ V$ J+ E9 `) }! h; i; n% V還有什麼是LC  cell  LEcell?

addn

您好
可以在max plus 2叫出LC CELL,LE CELL,
叫出的方法就像叫出NAND GATE方式一樣,
這元件功能可作一些微小DELAY

在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

shintom

又學到一個技巧了
: n1 ~* h2 }' V$ I不過會有這樣的結果 是不是跟時間延遲有關
) x( o8 N/ K8 G! z7 p經過一個正反器 就會有time delay
除非使用function simulation而不是time simulation

keyway

很感謝你指導,又學到一個技巧了
4 t( J) D) F6 U. v$ h  bRESET訊號能夠維持夠長的時間