PLL的phase noise對於TX與RX的問題？

gyamwoo

各位好，我想問一下當本地振盪器的pll，其phase noise的好壞
3 i8 \4 g  G+ W對於TX端有任何的影響嗎？
% ]/ Z  A; {% W" L. P
因為我看書上的舉例都是RX中，干擾信號與接收的信號被mixer

混波之後，由於干擾信號太強而pll的phase noise又太差以致
# X. S4 t9 Q; o3 @; Y( |
: H, p. E- o& t7 E& ^9 c! h' Nsnr不足。

所以開頭講的，pll的phase noise對於TX端有規格的限制嗎？

finster

有的,只是要看產品規格屬性有無定義
; Z- ~2 O2 L; `8 w8 Y/ Z, A8 C其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的eye diagram要在多少之內
而有些TX就沒有定義,如Mini-LVDS TX,它就沒有定義其eye diagram
因為TX是藉由PLL來傳送data輸出,故而有些產品是藉由eye diagram來間接定義出PLL的jitter要在多少的規格之內

gyamwoo

有的,只是要看產品規格屬性有無定義
其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的 ...
finster 發表於 2009-11-26 09:26 PM

- h% t7 S/ n1 m7 R4 Z$ W
% n  _! I: J, T& x7 [3 {' w( s聽版主你這麼說，我是可以藉由欲接受我方TX的RX端之規格，去推算TX端的合理範圍囉？
因為規格上沒有定義關於jitter方面的限制。
以下是對方rx的定義
總頻寬3MHz，子頻寬300kHz
Programmer / Controller Unit
Receiver noise bandwidth 200 kHz
# Q% m" K% k8 [Antenna Gain Tx/Rx 　　　 2 dBi
3 r3 {' c" \: C6 l* B3 ]% tPower Into Antenna 　　　-22 dBm
Tx Power 　　　　　　　　  -20 dBm EIRP
Required SNR 　　　　　　 14 dB
9 p7 @% b- h; ?6 r: P; MNoise Floor 　　　　　　　  -101 dBm
Ambient noise at receiver input  20 dB above kTB
% E( m# L% s: q8 w' E: zReceiver noise figure         4 dB
  X* P) f  F6 G( b( c跟傳輸上的耗損
Transmission Losses
: u/ E6 k& B: I# Q  r; NFree space loss at 2 meters 30.5 dB
- d/ o7 L% I5 q. S& dFade margin (with diversity) 10 dB
9 A7 g7 n/ b8 |# ]4 R7 X$ SExcess loss (polarisation, etc.) 15 dB
. p4 {+ W5 _# P5 H  PBuilding penetration loss 20 dB

c2467

謝謝大大的分享~知識因分享而壯大！

jojoboy666

這真是一個實用的問題ㄚ！感謝您的分享~~

oric

版主說的有道理~
( Q: H) f! U9 s1 o4 s' E1 x/ wTX的部份確實比較care eye-diagram的好壞
ex: rise/fall time, jitter
知識因分享而壯大！

macrohan

PLL noise  在TX方面主要有spectrum emission 决定。如果在FDD系统中，PLL noise 会对TX leakage to RX band 有很大的贡献。