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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯 : Y# a! m* d! Y O
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各位前輩好. E: H5 \& f! O
6 E( g' z& |3 o3 E0 e小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見2 L; q, G U9 O# N
; R2 G: t( J5 K/ T+ d6 q6 \1 P0 e小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE, G, c' o/ {; }+ e, [
" c n( m" S* t8 B, q, u在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL: v8 R) o2 a- H9 t
$ d+ K9 N- P; N2 g4 |& P8 f* _但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況/ d; D9 ~5 }1 E5 v% O) {7 I+ J
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以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
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]' @4 n) G* ~1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題7 j( [6 W+ L. u
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2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件
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我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer
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若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],& D% `( Z B; C* O
6 h, h# I; D( c一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。
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請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了
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