除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
7 h$ r8 s# i+ }8 _& t& r4 _目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
8 I# V+ B- _& T' n8 E
6 B9 h7 I. C. o+ r& F6 k請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
2 F8 _! m  e1 P6 k# b1 W- b! y+ x$ S
! q  B: ]# J; k0 m5 u3 e8 s8 [: ^) \以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
0 e" \3 k/ R, a* i( T' @0 g在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
6 {0 w- h; F1 ]9 x# LRMS jitter 理論上可以控制的非常小
% Y2 O- s1 s) K9 }. ]& L6 U4 z
- N: a" P0 b$ I$ e% ?7 i* m你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

回復 2# tommywgt

3 x5 S1 j' u  j% k( U謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
  N: E: q3 Y/ J5 v. c! w: t- K2 A8 k$ gRMS Jitter似乎更小
+ a# G% P8 M, I假如input clock拉到2G用跳頻的話
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
0 j  V9 s* T9 e/ D5 t) }  Z
- E8 e  x* [: z我需要的output clock最快大概到150Mhz
3 ^/ N& G* ]% ^- l# E所以一個tick大概6~7ns
; Q, T4 B/ n$ Y, P9 J0 k* }一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
+ \5 T$ y' {" l  t/ I) b! d* I$ l降到0.1ns(100ps)的話大概就有可能夠用...
% Y8 q; q% v# ~* K$ m, X  X6 o% I
! z* v# ?" f& J, p7 l# b另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
理論上我用跳頻的話
5 c$ t5 k* o5 z! U假如CPLD速度上也可以接受2G
是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
如果只要一個輸出最高為150M的clock source的話,
( i8 Y8 |8 ~' T  o9 o你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
7 y4 h+ x, c. x# ^% }/ i7 Y$ }
3 |) e! |0 R$ W! S/ K如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
6 z/ Q3 S* K2 q, T8 ]謝謝 tommywgt 的解說
看來我的想法還是離實際有一段距離
- Q) i0 b5 a. B" ?7 m果然隔行如隔山  繼續加油~ ^^
. a" B" p: h  R$ }
p.s. 這幾天突然都連不上chip123
. k' I  F4 ^$ G真是奇怪
還以為關了 @@a