關於systemverilog的testbench

makejie3

想請問一下各位先進，
9 Y$ O$ W7 {3 Q! Q如果已經用systemverilog寫好兩個testbench，
- o/ l& E- w  ]* B: O' J: ~例如AA.sv和BB.sv，
) g/ v4 k# K& k6 {( s; z/ v. AAA.sv和BB.sv都是用program block包起來的，
2 B- S6 A" O& U
那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
$ L" u! G5 U  z7 R直接將兩個檔案依序讀進去執行好像不是這樣的效果，
請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
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% |+ Y6 u0 Y2 y$ p$ i# e謝謝。