請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
2 ~( X2 |' E4 l8 c: n# g先前都是使用verilog再寫code
+ c; ?1 [3 z7 M最近拿到前人的code是使用VHDL
# Y. N- Z3 y7 f( \6 h0 |遇到一個問題我不知道如何將case 的state 宣告成 output port
& y/ g( q) F6 a6 l想請各位大大 幫忙解惑一下
" h; h  ~( {6 R: f謝謝

code 如下
% B  q6 i8 \  B
* H9 G1 ~) `1 ~, T2 x type state_s is (s0,s1,s2,s3 );  
2 g* n& f9 z1 L* n1 H. K  signal state : state_s ;
( M; L1 s4 w4 ~- w   case    state is                   
           when s0 =>
2 M' A7 T) V5 d. T, R( q             if (***)     then
* @. W3 G; x2 F" B7 _; f: Q               state <= s1;
                       when s1 =>
" j& I9 m, _8 Y% h/ w* }  V                                 .
                                 .
$ G0 n' d, _% m3 T4 a8 Q0 ^3 Q& {                                 .
                                 .

addn

您好

  有一個方法,你的state狀態有四個,
用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;

然後就可以 state_output<=state;
# E% s( ~  _; q) t% O* {假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
7 Y8 N  b1 X2 C
不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
6 n+ s$ x0 f. A- s) q表甚麼狀態
& G( M" ~7 D! L
5 R9 t  O0 G  ^- y+ Z( ]2 {# o  N請問你的state為甚需要輸出?