crystal oscillator不起振~

camilla

各位前輩~
- R5 O5 n, D2 m8 G* a# a
我現在正在研究crystal osc.我有在論壇裡看到這方面的討論...
* s# _( O0 x8 ]. ~9 o. U! Dhttp://www.chip123.com.tw/phpBB/ ... 8412&sid=g0bJll
/ m5 `( Q8 w5 r; N: [
其中finster版主建議說加入這個模擬條件  VDD VDD 0 PWL(0 0, 500US 3.3V)

但很奇怪的是,我加入這個條件後竟然不能振了,但若是VDD VDD 0 3.3V卻可以振,
" n. H, ]8 d) Z9 ^
是什原因呢?
: x. }# @  M5 h" n. q( C4 d
/ G! s/ V) S& x+ O: Q另外finster版主題到的low current crystal oscillator...請問有bias voltage control相關的資料可以參考嗎?
7 V  n! q/ G, A+ h# ~! t2 Y% M(因我加完i/o pad後的電流竟然幾mA阿~)

請各位前輩知道的話能給一些意見嗎?謝謝
3 |. Y& l+ m/ U
5 I7 y% t+ C5 a* H; l6 A對了...我crystal osc frequency = 13MHz , vdd=3.3v

finster

我當初在作crystal oscillator模擬時,會加這個power ramp的方式
$ J9 C7 Z6 L' w9 d( U, a0 d7 B/ |: e   VDD VDD 0 PWL(0 0, 500US 3.3V)
7 H; L, i' W+ _2 m' Q* s, z0 o4 Y( h這是模擬電源電壓是從0V開始往上昇,在一定的時間內會達到穩定值,而會在多少的時間內達到穩定值就看PCB版子上的電源電壓多快能夠達到穩定,而這是比較接近真實情況的模擬,因為所有的電路皆不是一開始就是vdd
4 z/ t: {2 n0 Y5 y, [: e4 Q, D如果,你所設計的電路無法接受power ramp的電源電壓方式,那表示你的電路在power ramp過程中有遇到無法收斂的點,以致於電路會無法起振,解決之道有幾種方式可以試試看,一是加initial電壓,二是在電路中加負載電容試試看,至於要加多少,這點要看你的電路來決定,三是試著改變ring oscillator的size大小
# q/ Z  D  u. @- n8 Y8 f6 j3 ^) N
你的crystal oscillator電路有需要作到low power嗎(total current <= 10uA以下)??
如果沒有,那就不需要bias voltage control
, d6 V, X: d" O  n4 s+ B/ F  x3 ~7 |
3.3V @ 13MHz的crystal oscillator,我已經很久沒作這方面的電路了,對於它的current會有多少已經不太有概念了,如果你想知道為何它的電流會這麼大,建議你看一下crystal oscillator兩端的電壓波形,再來觀看接在crystal oscillator的那個buffer(inverter)以及接進去的第一個反相器的電流,如此一來,你應該就可以看出為何電流會那麼大,同時也應該可以想到要怎麼修改size

camilla

謝謝finster版主~

我加了初始電壓進去後就可以了~

我有看了一下你建議的那幾個電流...在inv的電流大概是2.多mA,
) ^1 r, I. R' I4 P0 @2 a, g# I
我也針對這個方向下去修正~也有變小了~
) ^2 E, ~8 a, d% Z' g, {. ?
另外我還有一些疑問,就是crystal oscillator除了消耗功率外尚需考慮什麼條件呢?
. _1 Q: J2 t6 I! \+ I5 a
我教授給的spec只有vdd=3.3v i<1mA Freq=13MHz 那我還要再另外考慮什麼嗎?

  B' v2 T9 q9 ]* H" s(不可能那麼簡單吧?)

; ^5 C% ?  g/ X麻煩各位前輩了~謝謝

finster

一般crystal oscillator的電路設計,最重要的是當電源電壓一開起來之後就要能夠起振,經過多久之後振盪頻率要能夠穩定,整個振盪電路的電流消耗有多少,振盪頻率的jitter或者頻率穩定度為何(這項通常是針對R-C oscillator,對於crystal oscillator則較少有人在留意),整個area有多大
4 t0 ~, @5 m/ {- S" L- _  k3 a) Z這幾點是crystal oscillator circuit在設計初期會留意的幾項
其中第一項和第二項是首要的,其他的就都還好,反正,只要有起振,大概就完成了80%
; ^; {9 R- r8 s1 }$ T, V; O5 a
另外一提的是,有些crystal oscillator會作low power crystal oscillator,整個振盪電路的電流消耗要小於10uA或者小於1uA以下的規格,這種電路很難作,而且也要很小心,而這種電路和前面所提的設計難度大概差了至少三倍以上吧

camilla

謝謝finster版主~讓我獲益良多

camilla

不好意思~finster版主~
, j) t3 K6 f: o9 b" L9 B# M
; E/ V/ T1 ?2 _  A+ s/ |& f因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),所以把inverter改成一個tri-state inverting buffer,但在disable時不是輸出應該要為零嗎?
3 ]' j3 _( s- G但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?

再次麻煩各位了~謝謝

camilla

對不起~忘記附圖了~

不好意思~finster版主~
! Q2 M, L. e" ~0 l( L) D# J1 {
+ H! h; x4 o: v因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),
- j2 Q' q) ~- A/ O所以把inverter改成一個tri-state inverting buffer,
) f8 B# c" K# x8 [但在disable時不是輸出應該要為零嗎?
但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?

再次麻煩各位前輩了~謝謝

poseidonpid

tri-state inverting buffer,在disable時輸出應該是Floating(High Z，高阻抗)
7 I# p* n9 D! j# o所以你應該用power down switch來做喔~~~

camilla

poseidonpid你好~

請問有範例可參考嗎?因為我不清楚你講的意思~那TRI-STATE BUFFER在DISABLE時是Floating(High Z),那輸出應該是什呢?
% O# W: V- G' q2 ]' I
3 C4 A7 |/ }- M: o3 \麻煩各位前輩再次指教了~謝謝~

finster

一般來說,我們不會用inverter作為crystal oscillator的放大器
而是用NAND作為取代inverter
原因乃是NAND的另外一腳可以作為enable pin的control
# N2 u7 p: J* n, _
再來,crystal oscillator不建議你用tri-state inverter buffer
原因是在disable情況下,output為folating,或者有人稱之為Hi-Z,此時為任何電壓準位
這對接在後面的電路而言,反而會造成極大的leaking current
而這,是絕對要避免的情況
: g  z6 ^6 e' P7 a
" a, N( s/ _1 W最後,你所提到的dc path
我不知道你在inverter的電路下所作的disable是怎樣子的一個電路
; L: A. s- u1 S/ b# z2 s一般,要作disable的動作,我們不會用inverter來作,而是利用NAND或者NOR來實現
若真要用inverter來作disable,那會在input端前面加一個transmission gate和一個對vdd的PMOS或者對ground的NMOS,如此便可達到你要的功能,只是,與其要這麼複雜,還不如直接採用NAND即可達到要求,既簡單又方便

camilla

謝謝finster版主~

我了解了~我目前是兩個方法都試看看(加"nand" or "transmission gate & power down")...謝謝版主的指點~

camilla

各位前輩~
! z# H/ U- W9 [% y3 b$ e4 J. v
我之前模擬crystal osc後,教授看了說我的作法是沒錯但想法錯了~
8 g0 P$ b, \* l. C3 T( g6 _
因為我這個crystal osc是要藏在學長的ic裡...要用他其中一個i/o pad來實驗...

) X: m% W1 W: r. R, b所以在不使用這個crystal時,能完全不影響到這個i/o pad所連接的cell(學長的i/o pad有另外用途~)
% t) [: r0 r) ^1 ]
0 j- Z) A5 H) B9 E$ @/ s+ y: K0 a# ]但我還是不太懂我教授的意思...且我的schmitt在disable時輸出是要為0...
5 B1 w1 n6 J5 X6 I
) d, ], \# a5 ]" x- C: J我實在不清楚我教授的意思...在原本的設計裡不是disable時就是把這個crystal都關掉了嗎?
% ]9 ]; k) b7 i, h/ Z/ K$ B' G
- G9 w* Z9 }8 ^' b3 V+ l. o- ?為什一定要使用一個tri-state buffer來代替inverter呢?一定輸出要為floating呢?
2 V" n6 a. J0 x5 o- {6 p
$ p: n% s: U  e請各位前輩指點一下~非常謝謝~

camilla

各位前輩~

我剛剛想到,因為我是接到i/o pad,所以不希望在disable時,crystal會造成電路消耗而影響到真正接到此i/o pad的電路功能...

所以我教授才希望crystal disable時是floating...但又如finster版主所講,在high-z會有leakage current的影響...
0 g6 }! V& [, I) n: N/ }
那有什方法可以避免這個問題呢?或有什方法可以能有同樣功能(disable 是floating)但卻沒有此問題呢?

7 d. r3 `) u+ k麻煩各位前輩了~幫幫忙(因為我月底要搭學長的順風車,藏在裡面下線,所以拜託各位前輩了)謝謝~

finster

方法有很多種
附圖是示意圖,實際控制信號自己加上去吧

我前面提到floating 會造成後面一級會有leakage current的問題,一般都是利用傳輸閘來解決此一問題
- f; ]1 N% E! x% U" c- W5 {! `) z+ T方式就如附圖所示

camilla

不好意思~謝謝finster版主的耐心指教~
5 X$ T" t% H4 W9 R
( g# m2 S- j) P我現在改成如finster的建議~不過我對在disable時的輸出不太確定是否正確~
- X. B3 u7 P$ a; q8 r5 S
0 }# @  F0 r0 [8 e' A如附件~是因為floation的關係所以他會慢慢衰減到一個偏壓嗎?而不會是0或vdd....?
" |3 r4 f' T' c! ^, Q% r
再次麻煩各位前輩了~非常謝謝~

finster

不確定你是指那一個節點的電壓
若依照我上面所繪的草圖,在一段時間後應該會降到0V
; f# k% R" |" i* P% T
不過,你的模擬圖卻沒有
3 m1 i3 }% B. \  G我猜,可能是因為在模擬crystal oscillator時,在crystal oscillator兩端要掛一個串接電阻
故而在進入到disable時,原本要降到0V的電壓會因為這個電阻的緣故而變成到0V ~ VDD之間的電位,此時,在crystal oscillator兩端既不是Hi-Z,也不是在0V或者VDD
* V! D" G% X5 W8 [* ~) ~. f! E2 p. G* g你的模擬圖應該是正確的情況
8 V6 L. t% l. _! p5 D. h. Y3 ^若想要證實,將串接在crystal oscillator兩端的電阻在串接一個傳輸閘,在進入disable情況時,將這條path打開,如此一來,在I/O PAD應該會看到0v的電位

camilla

不好意思~一直麻煩finster版主~
  e$ I! t% Q' c: X# Y& |
2 k+ v- M" G- d3 J* s2 s3 _, E% o我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~

% S9 R# s2 F5 o) `, E$ i你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
0 L7 G9 o' H- q$ {1 a
/ P  D) E" u, b0 [還是你講的"串接電阻"不是只回授這個電阻?

; A  W& I* t- b假如我輸出不是0 OR VDD會有影響嗎?
. D$ b9 ~4 \2 s  O7 n
這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)

不好意思再麻煩各位前輩了~非常謝謝~

camilla

我又忘記附上電路了~對不起

+ u% g9 }1 x' J. v9 f2 Q不好意思~一直麻煩finster版主~
3 w  R& l0 R* ^" f* Z  N& I2 P
我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~
( Y: ~: ~* G% N' E" v
) s8 x, l" f2 a你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
! M# ~1 H  X& y  i
還是你講的"串接電阻"不是只回授這個電阻?

假如我輸出不是0 OR VDD會有影響嗎?

/ ^# q; @; T# j3 W/ s這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)
$ n/ m. F$ ], \: m
8 R1 E1 a8 h4 f6 d不好意思再麻煩各位前輩了~非常謝謝~

finster

這是我依照你的電路圖所畫的動作圖
  B4 b0 s5 f1 N在disable的情況下C1的電容上會有電壓,因為在disable下,電容沒有path可作放電,所以原本在C1上的波形該為振盪的正弦波應該會變成一個介於vdd到ground的一個電壓存在,波形該為你前面所貼的Vout才對
( w& l* P1 n; P/ @至於C2,因為反相器的輸入級被接到ground,故而在反相器的輸出應該為vdd,而非介於vdd和ground的任一個電壓,所以,若你的輸出電壓介於vdd到ground的一個電壓,這點倒是很奇怪,除非你的反相器的拉力不足以讓C2的電壓在disable的情況下被充電到vdd
若以你目前貼的電路圖來看,在disable下是不會有問題,但,要留意是其他電路接到C1的節點,因為C1在disable下是floating,所以任何電壓皆有可能,那對接到這點的電路而言就有可能會造成leakage current的產生,除非,你在disable的情況下,C1那一節點會有另外的輸入電壓來控制,那就不會產生問題

至於C2,通常是接到buffer的輸入電壓點,在disable情況下,一般都會建議要為vdd或者ground,不會在disable下所接到的那個buffer會有leakage current的產生,而這是要避免的情況
7 _2 X: ^1 i( t; G1 e  l7 A
$ p* c' M) f6 p7 I! Q7 ~$ }- F如果你學長的電路在disable情況下要用到C1和C2兩個I/O PAD,那你C2的電壓在disable情況下就不能被拉到vdd,不然會有問題,這點你需跟你老闆確認一下,若有需用到C2那個I/O PAD,那在反相器的輸出級就必需接一個傳輸閘來隔開在disable情況下C2的連接

$ y/ R+ |9 t2 P0 t4 \- U- J最後,你上面所貼的圖為Vout的波形??
這點讓我覺得很奇怪,若照電路圖的行為來看,Vout在disable下該為VDD,而非介於vdd到ground的作一點電壓,你需再次確認一下傳輸閘的電壓有無錯誤,不然這樣子的波形是無法和你的電路圖作相呼應與解釋,而通常在這種問題下,要不就是遺漏掉什麼,不然就還有其他元件影響到C2的電壓,以致於C2沒有被拉到vdd,

[ 本帖最後由 finster 於 2008-10-10 08:47 AM 編輯 ]

camilla

謝謝finster版主的詳細解釋~
+ s/ L" [& K" z$ Y4 E. k
$ L) s' |# {1 w6 w& [我學長電路在disable時是需要用到c1和c2兩個i/o pad的...而我現在最主要問題是...

在反相器輸出沒加傳輸閘時,我的輸出在disable時是可以拉到vdd的...
$ v8 y, u0 @1 ~. A
但在反相器的輸出我有加一個傳輸閘來隔開在disable情況下對c2得連接,但此時的輸出應該是要如何呢?

5 b" V( J( s, X) w# f9 L! R& E不是應該維持在vdd嗎?但卻是如圖所示的結果!!

+ i3 Y9 }4 r8 p$ Q( L% G' I& e; F是在加入這個用來隔開c2連接的這個傳輸閘後才會有如此的結果發生,是我的傳輸閘的設計有問題嗎?
  \: a. n) a4 o# h' w) G
一般像用來當成disable的傳輸閘有和限制呢或設計條件呢?因為我是懷疑是加了反相器輸出後的傳輸閘的關係...
5 ], L) B1 {+ f
' o) \" |8 n7 n+ Q+ b) G但又不知道這個傳輸閘除了作disable用的開關外有什限制?
0 J8 G. e! D+ j9 i/ B8 h" k  q; W, J
請各位前輩和finster版主在幫幫忙~非常感謝~