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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 ( D/ A0 Y) Y2 O8 Q/ f/ G你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 ( d7 Q) J7 d4 i0 _* k% D您好- S( ^! F# m5 X; a, m! n3 X 依你的需求,想要做到1個clk做一次動作, + ?. R7 w, b, q& B+ z似忽不容易 " C1 I$ L; C9 _! R% N) Y3 {. G( w 由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
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原帖由 kevin 於 2008-4-28 08:47 PM 發表 % v$ ~& t# E% L: g7 O 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. 8 h/ N; }4 P2 C X+ Q# J/ p4 L6 ?$ t) O" O2 B+ ] 3766 ; v& \. f" `2 [' w9 A& e6 W1 m) Y* K 再配合一些control logic即可達到目的 ...
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