VHDL Compiler 問題

omp61205

這是我從網路上找到的鬧鐘程式
但Compiler一直不會過
+ c) l/ M( t& o8 h+ d1 [0 {8 Y會出現Process clocking is too complex的錯誤
請問是為什麼呢??  謝謝
/ M8 \0 }8 c3 v  |# Y" M
LIBRARY ieee;
! A4 |- E" c; U! B6 CUSE ieee.std_logic_1164.all;
' p+ w5 N( P! u. o- X

entity scalarmtime is
port(set_alarm,set_sc,set_min,set_hour        : in std_logic;
                sc_data                        : out integer range 0 to 59;
        );
end scalarmtime;

4 I' ]* r; \4 |$ y
architecture one of scalarmtime is
begin
5 K# r  J2 O& M' u3 B        process(set_sc)
- U$ g% q) _9 [! b# q9 Q0 _( N, F        variable set_sc_data        :integer range 0 to 59;
6 Q, [! Z, v* J  h0 \        begin
' F% u: u( t7 @" f7 A4 V0 o4 x: p        if(set_alarm = '1') then
  ~8 P5 ]/ g6 w                if(set_sc'event and set_sc='1') then
                        if(set_sc_data = 59)then
/ k$ ~( \, B4 t. S1 U5 L8 D5 T1 F                                set_sc_data:= 0;
2 K* I) }3 ]/ P: ~, K                        else
/ R7 z, V' q) P( Q                                set_sc_data := set_sc_data + 1;
                        end if;
                end if;
( i. I- n4 I, a  m        end if;
        sc_data <= set_sc_data;
        end process;
end one;