VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
* y! f6 n- N3 U
. }/ M0 F; C; I& u* L: l先execute了每一個file
  J) ]9 s  E9 X/ M* o: E+ f(如附件中, 3個file
% R6 ?! K, c& X5 r0 r" Z) ]latch.vhd
tb_latch.vhd
+ S& c. x5 k/ e5 U: O+ Dcfg_latch.vhd)
2 I% [/ o. q) X& K4 M: g都沒有問題,
可惜到compile那part就出現問題(如下)
有沒有高手可以幫我解釋?   

Cannot find specified design unit (TB_LATCH) to elaborate.
6 d+ t1 |5 \2 b8 s. ?        Please ensure you have specified the correct design
( I. ~9 F, ?& v9 F  J& |        unit name and that it has been analyzed into the correct
        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
8 H( O4 v/ _* ]$ I: Q如果你的設計只需要電路的話
通常在編譯時不需要將此檔案加進去
% U+ R9 i; {! p只需要原本的entity就行了