RE:請問以synposys的design compiler跑合成,timing出現violated一般要如何調整

johngaliano

Startpoint: U_RST/nResetUSB_reg
4 d9 W2 S: N+ z( m              (falling edge-triggered flip-flop clocked by CLK48)
. K9 Z4 E' j7 Y# n8 r  Endpoint: u_FUSB/FUS/BIF/PS/q_reg_2_
            (rising edge-triggered flip-flop clocked by CLK48)
% D) O4 b2 |' o5 j1 C( X- {  A  Path Group: CLK48
  Path Type: max

' s6 W  c: a& D3 l    Point                                                   Incr       Path
  A% D6 ^9 Y) k: Z  --------------------------------------------------------------------------
. w. H  @' I8 s- Z7 S5 v% A  clock CLK48 (fall edge)                                 9.00       9.00
6 k" J2 ^# z. J+ z- P! n  clock network delay (ideal)                             2.00      11.00
  U_RST/nResetUSB_reg/CKB (DBFRBN)                        0.00      11.00 f
5 s0 A' z+ p8 x4 _0 o  U_RST/nResetUSB_reg/Q (DBFRBN)                          1.27      12.27 r
8 m& G. D6 u6 X  U_RST/nResetUSB (ResetGen)                              0.00      12.27 r
$ ?, F- M0 o: F) V# k* ~  u_FUSB/RESETN (kFUS100_2m)                              0.00      12.27 r
) w; w" g+ C# `0 {- T8 U  u_FUSB/U132/O (BUF1)                                    0.32      12.59 r
, }2 k2 b$ V+ z2 {  u_FUSB/FUS/RESET_INN (LFUS)                             0.00      12.59 r
4 e  h+ [+ y* I+ g1 {! ?  u_FUSB/FUS/BIF/RESET_INN (LUSBIF)                       0.00      12.59 r
  u_FUSB/FUS/BIF/U42/O (BUF1)                             0.33      12.92 r
2 k) @5 s" t% [* m2 f2 a  u_FUSB/FUS/BIF/U49/O (AN2)                              0.44      13.36 r
9 z" Q1 [8 F+ G: s  u_FUSB/FUS/BIF/U50/O (AN2)                              0.64      14.00 r
) u- k; Z) }$ k- S) {; C  u_FUSB/FUS/BIF/RESETN (LUSBIF)                          0.00      14.00 r
7 ]5 l& u2 x( E( k  u_FUSB/FUS/U44/O (BUF1)                                 0.69      14.69 r
* p6 W; @5 |" e; o/ M5 l$ {  u_FUSB/FUS/LDSCR/RESETN (LDSCR)                         0.00      14.69 r
  u_FUSB/FUS/LDSCR/U85/O (INV1)                           0.22      14.91 f
0 n& d- S1 h) _  u_FUSB/FUS/LDSCR/U222/O (NR2)                           0.46      15.37 r
) r" l, S, R, Q! ]% b2 p! V/ W! q  u_FUSB/FUS/LDSCR/U8/O (AO12)                            0.46      15.83 r
  u_FUSB/FUS/LDSCR/U10/O (AN3)                            0.50      16.33 r
  u_FUSB/FUS/LDSCR/U7/O (AO222)                           0.51      16.84 r
/ K, I9 u  s$ t4 x6 c7 G8 e  u_FUSB/FUS/LDSCR/U206/O (AN2)                           0.36      17.21 r
; t' L, G5 M' _: w$ `  u_FUSB/FUS/LDSCR/epC/InterruptRD (LDSC_EPC)             0.00      17.21 r
  u_FUSB/FUS/LDSCR/epC/U87/O (INV1)                       0.12      17.33 f
0 o( E/ z' f$ z1 v4 j  u_FUSB/FUS/LDSCR/epC/U83/O (OR3B2)                      0.34      17.66 f
  u_FUSB/FUS/LDSCR/epC/U82/O (NR2)                        0.38      18.04 r
  u_FUSB/FUS/LDSCR/epC/U63/O (AO112)                      0.50      18.54 r
  u_FUSB/FUS/LDSCR/epC/D_epC[2] (LDSC_EPC)                0.00      18.54 r
1 F$ w: w, E" N7 E5 r8 g' s5 U9 z% n  u_FUSB/FUS/LDSCR/U158/O (ND2)                           0.12      18.66 f
  u_FUSB/FUS/LDSCR/U156/O (OR3B2)                         0.19      18.84 r
  u_FUSB/FUS/LDSCR/DD[2] (LDSCR)                          0.00      18.84 r
  u_FUSB/FUS/MIS/DD[2] (LMISC)                            0.00      18.84 r
  u_FUSB/FUS/MIS/U47/O (AO222)                            0.36      19.21 r
  u_FUSB/FUS/MIS/U45/O (OR2)                              0.26      19.47 r
9 J; t; g2 R! e( J  u_FUSB/FUS/MIS/Q[2] (LMISC)                             0.00      19.47 r
; D7 s# {# g' x+ i$ `* W  u_FUSB/FUS/BIF/DOUT[2] (LUSBIF)                         0.00      19.47 r
1 r3 u2 g8 c4 l( t# K' P( D1 w  u_FUSB/FUS/BIF/U29/O (AO222)                            0.32      19.79 r
  u_FUSB/FUS/BIF/PS/DIN[2] (LP2S)                         0.00      19.79 r
  u_FUSB/FUS/BIF/PS/U6/O (AO222)                          0.33      20.11 r
  u_FUSB/FUS/BIF/PS/q_reg_2_/D (QDFFN)                    0.00      20.11 r
  data arrival time                                                 20.11
" F3 I' D( I6 Y- A9 G5 K: o/ ~& F/ S7 ]
  clock CLK48 (rise edge)                                18.00      18.00
' R8 F' Y  _9 f: [+ r  clock network delay (ideal)                             2.00      20.00
  clock uncertainty                                      -0.50      19.50
  u_FUSB/FUS/BIF/PS/q_reg_2_/CK (QDFFN)                   0.00      19.50 r
! }! z% Q, v4 z. u0 S; ]8 x  library setup time                                     -0.25      19.25
" l: ]$ i6 ~1 ^& ?6 K( u  data required time                                                19.25
! C& w! x0 c; n1 I  --------------------------------------------------------------------------
  data required time                                                19.25
  data arrival time                                                -20.11
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                  -0.86
( [7 F. A0 w+ ?3 N) u7 o

  R1 s! h1 ^0 i請問該如何調整使他met呢??

kolong

用pipeline如何...
7 {8 k  k' P8 S不然你就要查看看clk是否還可以再精簡它