如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
因為  process 變異的關係, 所以這一部分的誤差還相當大!
, c0 [" y7 Z9 I% j; @9 w該如何避免?
2 [& _# U) Y8 J2 W( a又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
該如何克服?

andywu

可以試試用casecode的方式

8 w. u& p9 }( k! q! m2 P, m不過之後的layout才是重點核心的部分
6 ^, b  X) c/ s! [/ P6 s4 I
2 w9 s7 ?/ h2 N6 p

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
3 n. @3 i' o+ H   各channel再做1:20(1:50,2:100)
/ T! c" {; K; q+ d# n5 c2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
   calibration cycle
. m' K# ~+ W4 Z* f: m0 O3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
4 H5 P! s( _/ D9 F& u4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
3 O( i  K: G% d+ Z2 g2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
9 X7 U0 g6 {" Y: z" _6 Z, M7 ]+ F3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
再用一顆OP取其中一個channel電壓做鎖定

提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
4 w0 C. H, c8 j9 n
8 b7 |& ]; N! `7 A8 S首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
$ i+ ^+ A$ j6 h. m) J6 v主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
8 Z+ I" ^  E& c, u+ r" Z鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
4 C! e- U& g; ?/ Y6 N+ a' `" q並減短設定時間
7 ?' e3 j/ P, I# b: @
4 Q$ d  c  O, bchannel 跟 channel 之間的差異定義為 bit-to-bit error
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題

1 Y5 v$ m. c. e- T% s, h  V1 f至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
) D, B+ r6 n% o9 Z8 B
溫度所引起的電流變化, 主要是改變了 VTH(T)
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
: h- @' E3 Y2 w( F& Z* }然而, 溫度方面較麻煩的難題在於 package 的選定,
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
6 M0 Z8 v0 |; H! Z3 c1 APtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
選用的 theta(j-a) 必須確保在
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
5 t" i) c7 L. V6 T7 w  K; C選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑

1. layout 單元化(Unit) 以此單元倍增減
! }! C+ I! ]$ _6 q' Q$ a% h: g& ~2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩