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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ㄍverilog 新手 有關降低design的面積
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[問題求助] ㄍverilog 新手 有關降低design的面積

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1#
發表於 2010-9-29 01:39:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我目前在寫一個計算機，其中我想問的是
0 W2 T9 z* Y" Y6 D假設 s ＝ a+b+c/ Z- D: h$ {4 a/ `, m  _7 w
這樣就使用了兩個加法器，有什麼方法可以使只用一個加法器卻可運算兩次，已達到降低合成面積7 G% W/ k9 M7 K3 e/ {* y6 Q
要怎樣用？？
# S- P' K7 }" G* ^請教verilog高手，求救
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tompaul
2#
發表於 2010-10-8 14:14:41 | 只看該作者
我记得designware里有这样的一个器件，应该算是csa的一个变种吧，好好找找& v% I: G# w2 h; y7 ^: j( L
! p+ @3 U# c( H- L' A/ n' }
如果我没记错的话，应该是dw01_csa
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