VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit

& V+ [& T4 V' j& p0 N先execute了每一個file
(如附件中, 3個file
2 e2 {- [' j+ @+ B. |6 Y8 N  b: P8 \latch.vhd
tb_latch.vhd
cfg_latch.vhd)
" I4 M! J& w& X0 F都沒有問題,
0 e7 ~4 g. s2 A0 _可惜到compile那part就出現問題(如下)
有沒有高手可以幫我解釋?   
) `; H7 U$ w; k5 K4 V( X& q* U# \  b) a
4 r4 P) c5 N  E4 s Cannot find specified design unit (TB_LATCH) to elaborate.
4 H* Q5 x% x4 K8 C( e        Please ensure you have specified the correct design
        unit name and that it has been analyzed into the correct
/ i" Q1 `# z5 M( B- `        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
; y. J! q9 N- Y* `* V" m如果你的設計只需要電路的話
通常在編譯時不需要將此檔案加進去
只需要原本的entity就行了