verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。

正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
; c0 H8 M2 T/ ]
0 {) ~1 d" w+ {$ N' O" \* L2 ssys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波

. E. v4 M/ @5 m$ l  u請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
: `* I' O" v2 B3 {: cbegin
( o! E5 N8 j" L' w5 B, W  if(!PORB)
    sys_signal_d1 <= #1 1b'0;
  else
0 [+ I- W- o  i7 D8 R5 ~/ X' ?) W    sys_signal_d1 <= #1 sys_signal;
' \- N/ @( `! l1 t% Y! `8 fend
# N! B  D( e9 T8 ?; d0 A7 ]
8 |2 n' d) S: m( y. u2 _assign sys_signal_pul = sys_signal & ! sys_signal_d1;
3 b3 x  u* ~7 o3 f* Q" n# {: C
always @(posedge sys_signal or negedge sys_signal_pul)
begin
3 E3 ]$ V! P5 ?  if(!sys_signal_pul)
    rst_B1 <= #1 1'b0;
7 e7 S/ e3 V7 W; z* p  else
2 i9 R; d# I8 ?6 `. d    rst_B1 <= #1 1'b1;
$ z- @. i- p: t6 z$ @( B; I$ Hend