急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
4 f* b, r/ `6 `5 n" Zmodule sh(a, out);
, |2 R3 a  w2 s* i( uinput [7:0] a;
  ?( Q  R$ Q0 Xoutput out;
6 B1 t9 W  a: Y# T8 swire out;
- x1 n, ^/ x8 j# e9 N: s6 i. Yassign out=a>>4'b0011;

endmodule

masonchung

module sh(a,division,out);

input [7:0] a;
/ ]3 |. i% _7 G$ T+ Winput division;
output [10:0] out;
reg [10:0] out;
8 ~8 J% r; P7 w( n* L. Dwire [4:0] div_8_out;
wire [10:0] mult_8_out ;

% I8 v! A3 b, V! H/ @assign div_8_out = a>>4'b0011;
assign mult_8_out = a<<4'b0011;
- w# `* U3 K2 ^. ~
( U3 k0 `; f+ O% [1 h3 ~/ M9 w- Falways@(*)
begin
if(division)
  begin
    out ={6'b0,div_8_out};
0 R% U5 M9 Z3 |' T( c" M. d. K3 {2 c  end
else
  begin
    out =mult_8_out ;
+ h4 v4 A2 q; s0 K1 D: j7 d  end
! R$ x$ `- }  e+ b/ W3 q! jend

endmodule

3 d! k" x: I9 s. X: `0 d[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
module sh(a,division,out);
8 B! Y# j0 B1 L; ~8 f2 l* _- m% a/ r) ~
input [7:0] a;
8 m# u! i; L% A1 [input division;
output [10:0] out;
reg [10:0] out;
) p. s! t: h, L3 ~; _. a0 j# T  hwire [4:0] div_8_out;
9 ~5 K+ [0 a& o( {1 n7 i$ W$ ^% Nwire [10:0] mult_8_out ;

$ {0 i, @( o8 E. ~, A8 Q5 B$ massign div_8_out = a>>4'b0011;
assign mult_8_out ...

0 m  i) Z5 L, ?* q- V& f7 }- X
! P% ~: w/ E) M: U
請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
6 y. h5 H0 u: ?3 m) v5 a) |可不可以幫我分開
' K+ R* `& o% q9 yDATAFLOW寫一個 behavioral寫一個
. W# s9 a- D2 \0 q1 u- b, i真的很感謝你