急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
; ^% ~2 W, |/ w以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
module sh(a, out);
3 G8 W  Z1 N! C3 `6 Rinput [7:0] a;
output out;
wire out;
assign out=a>>4'b0011;
$ V; F7 W( R2 ~
0 |- N/ x2 J( G3 P$ \endmodule

masonchung

module sh(a,division,out);

, X* Z0 j/ n. t5 v; o. j5 ?input [7:0] a;
input division;
  h7 U3 ~& N  P/ z2 i" ]output [10:0] out;
" t8 G$ ?# k5 u* ?: m) s) H& T/ @reg [10:0] out;
wire [4:0] div_8_out;
wire [10:0] mult_8_out ;

( _6 T; D5 D1 p7 d- H; E9 wassign div_8_out = a>>4'b0011;
+ D/ O+ ?! z$ W0 _! v$ x1 P$ }' ?assign mult_8_out = a<<4'b0011;
: ?- N$ A7 s: h( r, H9 N/ D
always@(*)
begin
2 u$ {+ L( G7 }$ U7 G8 c8 B% D4 Zif(division)
  begin
$ `3 a9 c% g  \    out ={6'b0,div_8_out};
4 }; U$ {7 J7 H' j1 @5 O  end
8 r: M( C$ h* Q7 Relse
6 A0 C4 ?4 |7 J8 Z& Z& v  begin
- f# M0 L& {! v    out =mult_8_out ;
  end
# B9 K& m0 n  R* Fend

endmodule

[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
0 ?1 H7 `9 l! \* P3 ~- \) A; ~module sh(a,division,out);

" q/ }- O6 n4 G4 cinput [7:0] a;
; y5 O, h3 `* I3 r1 F/ dinput division;
! }/ G; Q$ Y- g" I4 Voutput [10:0] out;
- R: |/ h) }, E3 W) H" freg [10:0] out;
9 \6 w+ }* F! T% M1 G3 {wire [4:0] div_8_out;
wire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
; ~/ ~- K) d, M1 W; fassign mult_8_out ...

7 d9 @+ O; a' f

請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
真的很感謝你