chip power ring 电阻一般不超过多少？

scy8080

对于较大面积的die,从ESD考虑，power ring 电阻一般不超过多少？
请高手指导，谢谢

qpau

我也想知道這方面知識啊!!!!
/ E' f6 l" a3 z3 D1 l8 s: \6 w有沒有人可以幫忙回答的呢????

cthsu1

最好不要超過 1 ohm
! }" s( u4 I' p% e% [1 ?如果會超過
那麼 I/O 這邊的元件要畫大些

scy8080

最好不要超過 1 ohm，谢谢
超过1ohm, I/O元件大些，这个尺寸大小怎么来把握哪
' g& {  d! ~% J8 P
[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]

scy8080

还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，这个作用是什么哪

semico_ljj

是为了增大Drain 到Gate的space，也就是增大Drain到Gate的Resistor，防止突然的大电流烧毁Gate！

samgu

若擔心 POWER ring resister，有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP

semico_ljj

补充：1 Ohm可能难一点，3 Ohm比较实际，特别是较大的Chip！

GY200333

看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩

linger809

回復 1# scy8080
' K2 S: ~0 c+ T8 h/ b1 G

7 N8 W; _* n; Q/ e   
　以ＴＳＭＣ作为参考，90纳米以下要满足bus电阻小于１欧姆，90纳米以上要满足bus电阻小于３欧姆；如果不满足该设计规则，esd zap的时候
很可能打坏core里的device。
! q0 `% B" _- K　

linger809

最好不要超過 1 ohm，谢谢
超过1ohm, I/O元件大些，这个尺寸大小怎么&#2646 ...
scy8080 發表於 2008-10-31 12:01 AM

+ F5 b5 j& X7 i
, {9 i! i& s: [" ~$ RI/O元件大些有一定的帮助，但瓶颈不是在I/O元件本身的大小上，所以I/O元件大些起到的作用不是很大，比如diode,Ncs的面积大，实际上对diode,Ncs的交流导通电阻减小并不是
8 P" \, k  _* V+ W8 w* W很明显，由于ｂｕｓ太长了，上面的IR drop太大，比如ead zap 2000v，有大概1.3 amps的电流，如果ｂｕｓ电流从１欧姆变到２欧姆，那压降就增加1.3v，而单从增大io的面积
+ P: i; M* M7 J+ D3 J来平衡ｂｕｓ电阻的增大是很难的（再说成本上也不允许我们降ｉｏ的面积做的很大），势必会对core device形成危险！

linger809

还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，& ...
( i4 u* ^& }3 S( Qscy8080 發表於 2008-10-31 12:07 AM

拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离，不会拉大source端CON到GATE的距离（同时一般会将salicide也去掉），
其作用是增大drain端的电阻，相当于在drain端串联了一个电阻，起到在esd 冲击时保护自己不被打坏；能保证ggnmos下寄生的诸多npn管
; u& U) P$ V1 s9 s. ]- B（gdpmos下寄生pnp管）能够均匀的被打开，进入snapback状态，泄放esd电流；如果drain端这个等效的串联电阻不够大，寄生的诸多
, _1 P  q  B$ N" E) c9 jnpn管（gdpmos下寄生pnp管）可能不能够均匀的被打开进入snapback状态，只是有的开有的没有打开，而esd的电流或者说能量是一定的，
必须泄放，电流在局部逐渐增大，出现二次击穿（热击穿），把device烧掉，我们通常看到的emmi图片上出现在source与drain 端的那道小
+ x4 d: C+ m6 I) ~% Q. g暗条或者drain端的小洞洞或者gate下的小洞洞，都是被烧毁掉的痕迹！

tuza2000

good!
! G* k+ w+ L' z3 r8 K8 j" g讲的很好，现在在被一个ESD问题困扰

sxb841018

受益匪浅啊··~~~~~~~~~~~~~·

szona44250

受益'良多
! S7 ^8 y1 ~& R# y2 f* l  v: \6 i
謝謝大大的分享!!!!